Assertions
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Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.OutofBoundsReq_A 002541625000
tb.dut.PageCntAlertCheck_A 002541625000
tb.dut.WordCntAlertCheck_A 002541625000
tb.dut.flash_ctrl_core_csr_assert.addr_rd_A 002541625000
tb.dut.flash_ctrl_core_csr_assert.exec_rd_A 002541625000
tb.dut.flash_ctrl_core_csr_assert.fifo_lvl_rd_A 002541625000
tb.dut.flash_ctrl_core_csr_assert.fifo_rst_rd_A 002541625000
tb.dut.flash_ctrl_core_csr_assert.intr_enable_rd_A 002541625000
tb.dut.flash_ctrl_core_csr_assert.phy_alert_cfg_rd_A 002541625000
tb.dut.flash_ctrl_core_csr_assert.scratch_rd_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.ArbCntMax_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.CtrlPrio_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.BufferMatchEcc_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.GntImpliesReady_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.GntImpliesValid_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.IndexIsCorrect_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.LockArbDecision_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.ReadyAndValidImplyGrant_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.ReqAndReadyImplyGrant_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.ReqImpliesValid_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.ReqStaysHighUntilGranted0_M 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.RoundRobin_A 0025416250055
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.i_valid_random.gen_data_port_assertion.DataFlow_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.u_mask_storage.DataKnown_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_core.u_rd.u_mask_storage.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_host_rsp_fifo.DataKnown_A 002541625000
tb.dut.u_eflash.gen_flash_cores[0].u_host_rsp_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.ArbCntMax_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.CtrlPrio_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.BufferMatchEcc_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.GntImpliesReady_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.GntImpliesValid_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.IndexIsCorrect_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.LockArbDecision_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.ReadyAndValidImplyGrant_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.ReqAndReadyImplyGrant_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.ReqImpliesValid_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.ReqStaysHighUntilGranted0_M 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.RoundRobin_A 0025416250055
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.i_valid_random.gen_data_port_assertion.DataFlow_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.u_mask_storage.DataKnown_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_core.u_rd.u_mask_storage.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_host_rsp_fifo.DataKnown_A 002541625000
tb.dut.u_eflash.gen_flash_cores[1].u_host_rsp_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.u_bank_sequence_fifo.DataKnown_A 002541625000
tb.dut.u_eflash.u_bank_sequence_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[0].u_prim_flash_bank.gen_info_types[0].u_info_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[0].u_prim_flash_bank.gen_info_types[0].u_info_mem_meta.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[0].u_prim_flash_bank.gen_info_types[1].u_info_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[0].u_prim_flash_bank.gen_info_types[1].u_info_mem_meta.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[0].u_prim_flash_bank.gen_info_types[2].u_info_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[0].u_prim_flash_bank.gen_info_types[2].u_info_mem_meta.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[1].u_prim_flash_bank.gen_info_types[0].u_info_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[1].u_prim_flash_bank.gen_info_types[0].u_info_mem_meta.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[1].u_prim_flash_bank.gen_info_types[1].u_info_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[1].u_prim_flash_bank.gen_info_types[1].u_info_mem_meta.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[1].u_prim_flash_bank.gen_info_types[2].u_info_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.gen_prim_flash_banks[1].u_prim_flash_bank.gen_info_types[2].u_info_mem_meta.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.rvalidHighReqFifoEmpty 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.rvalidHighWhenRspFifoFull 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_reqfifo.DataKnown_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_rspfifo.DataKnown_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_sram_byte.u_sync_fifo.DataKnown_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_sram_byte.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_sramreqfifo.DataKnown_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[10].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[11].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[12].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[13].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[14].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[15].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[16].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[17].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[18].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[19].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[1].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[20].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[21].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[22].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[23].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[24].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[25].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[26].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[27].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[28].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[29].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[2].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[30].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[31].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[3].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[4].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[5].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[6].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[7].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[8].MaskCheck_A 002541625000
tb.dut.u_eflash.u_flash.gen_generic.u_impl_generic.u_cfg_ram.gen_generic.u_impl_generic.gen_wmask[9].MaskCheck_A 002541625000
tb.dut.u_flash_hw_if.u_addr_sync_reqack.SyncReqAckAckNeedsReq 002541625000
tb.dut.u_flash_hw_if.u_addr_sync_reqack.SyncReqAckHoldReq 002541625000
tb.dut.u_flash_hw_if.u_data_sync_reqack.SyncReqAckAckNeedsReq 002541625000
tb.dut.u_flash_hw_if.u_data_sync_reqack.SyncReqAckHoldReq 002541625000
tb.dut.u_flash_hw_if.u_page_cnt.OutClr_A 002541625000
tb.dut.u_flash_hw_if.u_page_cnt.OutSet_A 0025416250055
tb.dut.u_flash_hw_if.u_page_cnt.OutStep_A 002541625000
tb.dut.u_flash_hw_if.u_page_cnt.SimulClrSet_A 002541625000
tb.dut.u_flash_hw_if.u_page_cnt.gen_dup_cnt_hardening.DupCntErrBackward_A 002541625000
tb.dut.u_flash_hw_if.u_page_cnt.gen_dup_cnt_hardening.DupCntErrForward_A 002541625000
tb.dut.u_flash_hw_if.u_word_cnt.OutClr_A 002541625000
tb.dut.u_flash_hw_if.u_word_cnt.OutSet_A 0025416250055
tb.dut.u_flash_hw_if.u_word_cnt.OutStep_A 002541625000
tb.dut.u_flash_hw_if.u_word_cnt.SimulClrSet_A 002541625000
tb.dut.u_flash_hw_if.u_word_cnt.gen_cross_cnt_hardening.CrossCntErrBackward_A 002541625000
tb.dut.u_flash_hw_if.u_word_cnt.gen_cross_cnt_hardening.CrossCntErrForward_A 002541625000
tb.dut.u_flash_hw_if.u_word_cnt.gen_cross_cnt_hardening.DownCntStepInt_A 002541625000
tb.dut.u_flash_hw_if.u_word_cnt.gen_cross_cnt_hardening.UpCntOverFlow_A 002541625000
tb.dut.u_flash_mp.BankEraseInfo_a 002541625000
tb.dut.u_flash_mp.InfoReqToData_a 002541625000
tb.dut.u_flash_mp.hwInfoRuleOnehot_a 002541625000
tb.dut.u_tl_adapter_eflash.rvalidHighReqFifoEmpty 002541625000
tb.dut.u_tl_adapter_eflash.rvalidHighWhenRspFifoFull 002541625000
tb.dut.u_tl_adapter_eflash.u_reqfifo.DataKnown_A 002541625000
tb.dut.u_tl_adapter_eflash.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_tl_adapter_eflash.u_rspfifo.DataKnown_A 002541625000
tb.dut.u_tl_adapter_eflash.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_tl_adapter_eflash.u_sram_byte.u_sync_fifo.DataKnown_A 002541625000
tb.dut.u_tl_adapter_eflash.u_sram_byte.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_tl_adapter_eflash.u_sramreqfifo.DataKnown_A 002541625000
tb.dut.u_tl_adapter_eflash.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_to_prog_fifo.rvalidHighReqFifoEmpty 002541625000
tb.dut.u_to_prog_fifo.rvalidHighWhenRspFifoFull 002541625000
tb.dut.u_to_prog_fifo.u_rspfifo.DataKnown_A 002541625000
tb.dut.u_to_prog_fifo.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_to_prog_fifo.u_sram_byte.u_sync_fifo.DataKnown_A 002541625000
tb.dut.u_to_prog_fifo.u_sram_byte.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_to_prog_fifo.u_sramreqfifo.DataKnown_A 002541625000
tb.dut.u_to_prog_fifo.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000
tb.dut.u_to_rd_fifo.u_sram_byte.u_sync_fifo.DataKnown_A 002541625000
tb.dut.u_to_rd_fifo.u_sram_byte.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002541625000

Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.FlashAddrKnown_A 002541625229033500
tb.dut.FlashAddrKnown_AKnownEnable 002541625253755300
tb.dut.FlashKnownO_A 002541625253755300
tb.dut.FlashProgKnown_A 00254162526969400
tb.dut.FlashProgKnown_AKnownEnable 002541625253755300
tb.dut.IntrErrO_A 002541625253755300
tb.dut.IntrOpDoneKnownO_A 002541625253755300
tb.dut.IntrProgEmptyKnownO_A 002541625253755300
tb.dut.IntrProgLvlKnownO_A 002541625253755300
tb.dut.IntrProgRdFullKnownO_A 002541625253755300
tb.dut.IntrRdLvlKnownO_A 002541625253755300
tb.dut.PrimTlAReadyKnownO_A 002541625253755300
tb.dut.PrimTlDValidKnownO_A 002541625253755300
tb.dut.TlAReadyKnownO_A 002541625253755300
tb.dut.TlDValidKnownO_A 002541625253755300
tb.dut.tlul_assert_device.aKnown_A 00254162543134500
tb.dut.tlul_assert_device.aKnown_AKnownEnable 002541625253755300
tb.dut.tlul_assert_device.aReadyKnown_A 002541625253755300
tb.dut.tlul_assert_device.dKnown_A 00254162566641100
tb.dut.tlul_assert_device.dKnown_AKnownEnable 002541625253755300
tb.dut.tlul_assert_device.dReadyKnown_A 002541625253755300
tb.dut.tlul_assert_device.gen_assert_final[0].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[100].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[101].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[102].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[103].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[104].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[105].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[106].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[107].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[108].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[109].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[10].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[110].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[111].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[112].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[113].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[114].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[115].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[116].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[117].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[118].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[119].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[11].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[120].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[121].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[122].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[123].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[124].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[125].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[126].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[127].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[128].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[129].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[12].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[130].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[131].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[132].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[133].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[134].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[135].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[136].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[137].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[138].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[139].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[13].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[140].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[141].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[142].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[143].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[144].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[145].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[146].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[147].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[148].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[149].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[14].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[150].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[151].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[152].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[153].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[154].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[155].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[156].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[157].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[158].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[159].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[15].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[160].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[161].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[162].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[163].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[164].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[165].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[166].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[167].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[168].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[169].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[16].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[170].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[171].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[172].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[173].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[174].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[175].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[176].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[177].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[178].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[179].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[17].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[180].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[181].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[182].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[183].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[184].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[185].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[186].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[187].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[188].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[189].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[18].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[190].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[191].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[192].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[193].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[194].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[195].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[196].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[197].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[198].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[199].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[19].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[1].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[200].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[201].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[202].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[203].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[204].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[205].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[206].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[207].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[208].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[209].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[20].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[210].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[211].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[212].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[213].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[214].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[215].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[216].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[217].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[218].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[219].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[21].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[220].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[221].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[222].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[223].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[224].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[225].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[226].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[227].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[228].noOutstandingReqsAtEndOfSim_A 00555500
tb.dut.tlul_assert_device.gen_assert_final[229].noOutstandingReqsAtEndOfSim_A 00555500
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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total1022010
Category 01022010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total1022010
Severity 01022010


Summary for Assertions
NUMBERPERCENT
Total Number1022100.00
Uncovered14113.80
Success88186.20
Failure00.00
Incomplete40.39
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered880.00
All Matches220.00
First Matches220.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%