Design subhierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

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NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
flash_ctrl_core_csr_assert 72.49 100.00 92.86 97.10 0.00
gen_alert_senders[0].u_alert_sender 91.67 91.67
gen_alert_senders[1].u_alert_sender 91.67 91.67
tlul_assert_device 99.07 100.00 100.00 97.20
u_ctrl_arb 86.31 100.00 100.00 50.00 95.24
u_eflash 56.64 88.50 47.62 25.10 49.48 67.50 61.64
subtree...
u_flash_ctrl_erase 100.00 100.00 100.00 100.00
u_flash_ctrl_prog 77.37 98.25 48.15 85.71
u_flash_ctrl_rd 66.42 97.92 44.44 40.00 83.33
u_flash_hw_if 43.00 92.33 25.61 0.00 72.04 25.00
u_addr_sync_reqack 63.64 100.00 90.91 0.00
ack_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
req_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_data_sync_reqack 63.64 100.00 90.91 0.00
ack_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
req_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_page_cnt 56.91 91.67 53.85 57.14 25.00
gen_cnts[0].u_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_cnts[0].u_cnt_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_cnts[1].u_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_cnts[1].u_cnt_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_state_regs 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_flash_init 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_rma_req 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_word_cnt 47.24 77.78 41.18 50.00 20.00
gen_cnts[0].u_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_cnts[0].u_cnt_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_flash_mp 84.13 97.65 88.89 83.33 66.67
u_hw_sel 100.00 100.00
u_sw_sel 100.00 100.00
u_intr_corr_err 100.00 100.00 100.00
u_intr_op_done 100.00 100.00 100.00
u_intr_prog_empty 100.00 100.00 100.00
u_intr_prog_lvl 100.00 100.00 100.00
u_intr_rd_full 100.00 100.00 100.00
u_intr_rd_lvl 100.00 100.00 100.00
u_lc_escalation_en_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_lc_seed_hw_rd_en_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_lfsr 2.21 2.21
u_prog_empty_event 100.00 100.00 100.00
g_sync.u_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prog_fifo 93.00 94.74 90.91 86.36 100.00
u_prog_lvl_event 100.00 100.00 100.00
g_sync.u_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_rd_fifo 93.00 94.74 90.91 86.36 100.00
u_rd_full_event 100.00 100.00 100.00
g_sync.u_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_rd_lvl_event 100.00 100.00 100.00
g_sync.u_sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_reg_core 99.79 99.76 99.74 99.64 100.00
subtree...
u_reg_idle 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_region_cfg 85.28 55.84 100.00 100.00
gen_info_priv_bank[0].gen_info_priv_type[0].u_info_cfg 100.00 100.00
gen_info_priv_bank[0].gen_info_priv_type[1].u_info_cfg 100.00 100.00 100.00
gen_info_priv_bank[0].gen_info_priv_type[2].u_info_cfg 100.00 100.00 100.00
gen_info_priv_bank[1].gen_info_priv_type[0].u_info_cfg 100.00 100.00 100.00
gen_info_priv_bank[1].gen_info_priv_type[1].u_info_cfg 100.00 100.00 100.00
gen_info_priv_bank[1].gen_info_priv_type[2].u_info_cfg 100.00 100.00 100.00
u_lc_creator_seed_sw_rw_en_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_lc_iso_part_sw_rd_en_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_lc_iso_part_sw_wr_en_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_lc_owner_seed_sw_rw_en_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_tl_adapter_eflash 45.10 62.32 33.33 0.00 56.15 73.68
gen_cmd_intg_check.u_cmd_intg_chk 51.33 2.65 100.00
u_chk 0.00 0.00
u_tlul_data_integ_dec 0.00 0.00
u_data_chk 0.00 0.00
u_err 56.50 76.00 0.00 50.00 100.00
u_reqfifo 59.44 77.78 50.00 50.00 60.00
u_rsp_gen 100.00 100.00 100.00
gen_data_intg.u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
u_rspfifo 59.00 80.56 45.45 50.00 60.00
u_sram_byte 51.20 85.39 41.67 0.00 57.50 71.43
u_intg_gen 93.33 86.67 100.00
u_cmd_gen 100.00 100.00
u_sync_fifo 60.16 80.65 50.00 50.00 60.00
u_sramreqfifo 59.44 77.78 50.00 50.00 60.00
u_to_prog_fifo 59.05 92.73 59.52 0.00 64.62 78.38
u_err 62.50 100.00 0.00 50.00 100.00
u_reqfifo 88.19 94.44 83.33 75.00 100.00
u_rsp_gen 91.67 83.33 100.00
u_rspfifo 64.90 87.10 62.50 50.00 60.00
u_sram_byte 55.71 92.13 50.00 0.00 65.00 71.43
u_intg_gen 100.00 100.00 100.00
u_cmd_gen 100.00 100.00
u_sync_fifo 60.16 80.65 50.00 50.00 60.00
u_sramreqfifo 60.31 81.25 50.00 50.00 60.00
u_to_rd_fifo 66.04 95.10 66.67 0.00 73.85 94.59
u_err 62.50 100.00 0.00 50.00 100.00
u_reqfifo 88.19 94.44 83.33 75.00 100.00
u_rsp_gen 91.67 83.33 100.00
u_rspfifo 88.38 94.44 81.82 77.27 100.00
u_sram_byte 55.71 92.13 50.00 0.00 65.00 71.43
u_intg_gen 100.00 100.00 100.00
u_cmd_gen 100.00 100.00
u_sync_fifo 60.16 80.65 50.00 50.00 60.00
u_sramreqfifo 88.19 94.44 83.33 75.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%