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Assertions Uncovered:

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tb.dut.u_lc_ctrl_kmac_if.u_state_regs_A	0	0	67644247	64338276	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	56994216	56993421	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	69383648	69382853	0	0
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A	0	0	795	795	0	0
tb.dut.u_prim_lc_sync.OutputsKnown_A	0	0	69383648	65971732	0	0
tb.dut.u_prim_lc_sync.gen_no_flops.OutputDelay_A	0	0	69383648	65971732	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	45514	44719	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	897	102	0	0
tb.dut.u_reg.en2addrHit	0	0	71564929	1763332	0	0
tb.dut.u_reg.reAfterRv	0	0	71564929	1763328	0	0
tb.dut.u_reg.rePulse	0	0	71564929	1478659	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	979	979	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	979	979	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	979	979	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	979	979	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	979	979	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	979	979	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	979	979	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	979	979	0	0
tb.dut.u_reg.wePulse	0	0	71564929	284669	0	0
tb.dut.u_reg_tap.en2addrHit	0	0	71564929	302084	0	0
tb.dut.u_reg_tap.reAfterRv	0	0	71564929	302083	0	0
tb.dut.u_reg_tap.rePulse	0	0	71564929	194292	0	0
tb.dut.u_reg_tap.u_chk.PayLoadWidthCheck	0	0	979	979	0	0
tb.dut.u_reg_tap.u_reg_if.AllowedLatency_A	0	0	979	979	0	0
tb.dut.u_reg_tap.u_reg_if.MatchedWidthAssert	0	0	979	979	0	0
tb.dut.u_reg_tap.u_reg_if.u_err.dataWidthOnly32_A	0	0	979	979	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	979	979	0	0
tb.dut.u_reg_tap.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	979	979	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.DataWidthCheck_A	0	0	979	979	0	0
tb.dut.u_reg_tap.u_rsp_intg_gen.PayLoadWidthCheck	0	0	979	979	0	0
tb.dut.u_reg_tap.wePulse	0	0	71564929	107791	0	0
tb.dut.u_tap_tlul_host.DontExceeedMaxReqs	0	0	69383648	291974	0	0
tb.dut.u_tap_tlul_host.u_cmd_intg_gen.PayMaxWidthCheck_A	0	0	795	795	0	0
tb.dut.u_tap_tlul_host.u_rsp_chk.PayLoadWidthCheck	0	0	795	795	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_lc_ctrl_fsm.ClkBypStaysOnOnceAsserted_A	0	0	69383648	3211434	0	69
tb.dut.u_lc_ctrl_fsm.EscStaysOnOnceAsserted_A	0	0	69383648	13655240	0	9
tb.dut.u_lc_ctrl_fsm.FlashRmaStaysOnOnceAsserted_A	0	0	69383648	481757	0	7
tb.dut.u_lc_ctrl_fsm.SecCmCFILinear_A	0	0	69383648	0	0	1883
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_clk_byp_ack.gen_flops.OutputDelay_A	0	0	69085519	65597573	0	2346
tb.dut.u_lc_ctrl_fsm.u_prim_lc_sync_flash_rma_ack.gen_flops.OutputDelay_A	0	0	68994412	65508375	0	2355

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	71565544	915	915	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	71565544	49	49	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	71565544	49	49	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	71565544	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	71565544	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	71565544	19	19	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	71565544	41	41	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	71565544	4179	4179	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	71565544	10226	10226	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	71565544	620580	620580	293

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	71565544	915	915	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	71565544	49	49	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	71565544	49	49	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	71565544	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	71565544	18	18	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	71565544	19	19	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	71565544	41	41	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	71565544	4179	4179	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	71565544	10226	10226	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	71565544	620580	620580	293