Unified Coverage Report :: Group : spi_device_env_pkg::spi_device_env_cov::tpm_cfg_cg

Summary for Variable cp_hw_reg_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_hw_reg_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

37709

1

T2

73

T4

6

T14

52

auto[1]

26443

1

T2

220

T14

153

T15

143

---

Summary for Variable cp_invalid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_invalid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

27878

1

T2

168

T4

6

T14

131

auto[1]

36274

1

T2

125

T14

74

T15

130

---

Summary for Variable cp_is_hw_reg_offset

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_hw_reg_offset

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

26125

1

T2

145

T4

6

T14

97

auto[1]

38027

1

T2

148

T14

108

T15

123

---

Summary for Variable cp_is_in_tpm_region

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_in_tpm_region

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

26034

1

T2

147

T4

6

T14

107

auto[1]

38118

1

T2

146

T14

98

T15

149

---

Summary for Variable cp_is_valid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_valid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

21966

1

T2

112

T4

4

T14

76

auto[1]

42186

1

T2

181

T4

2

T14

129

---

Summary for Variable cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_word_aligned

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

24098

1

T2

120

T4

5

T14

85

auto[1]

40054

1

T2

173

T4

1

T14

120

---

Summary for Variable cp_is_write

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_write

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

46715

1

T2

208

T4

2

T14

137

auto[1]

17437

1

T2

85

T4

4

T14

68

---

Summary for Variable cp_tpm_mode

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_mode

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[TpmFifoMode]

33853

1

T16

13

T18

7

T94

9

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30299

1

T2

293

T4

6

T14

205

---

Summary for Variable cp_tpm_reg_chk_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

37709

1

T2

154

T14

148

T15

143

auto[1]

26443

1

T2

139

T4

6

T14

57

---

Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT	MISSING
Automatically Generated Cross Bins	512	0	512	100.00

Automatically Generated Cross Bins for cr_all

Bins

cp_tpm_mode

cp_hw_reg_dis

cp_tpm_reg_chk_dis

cp_invalid_locality

cp_is_write

cp_is_in_tpm_region

cp_is_valid_locality

cp_is_hw_reg_offset

cp_is_word_aligned

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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4

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1

T178

1

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1

T95

2

T96

2

T97

1

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65

1

T95

1

T96

1

T97

1

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103

1

T95

2

T96

4

T178

3

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1

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1

T96

9

T97

1

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225

1

T95

3

T96

6

T97

4

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150

1

T95

4

T96

4

T97

2

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203

1

T95

2

T96

8

T97

2

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1

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3

T97

2

T178

1

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124

1

T95

2

T96

6

T97

1

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1

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1

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3

T97

2

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1

T95

3

T96

6

T97

4

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2

T97

3

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1

T95

2

T96

8

T97

5

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123

1

T95

1

T96

5

T97

3

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1

T95

5

T96

7

T97

3

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1

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2

T96

2

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1

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1

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3

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5

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1

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27

1

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3

T22

1

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1

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1

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1

T178

1

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1

T96

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T97

1

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1

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2

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2

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1

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1

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2

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1

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3

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1

T95

2

T96

2

T178

3

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1

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62

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3

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1

T178

1

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1

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3

T178

1

T101

1

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1

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13

T18

7

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1

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2

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