Unified Coverage Report :: Group : spi_device_env_pkg::spi_device_env_cov::tpm_cfg_cg

Summary for Variable cp_hw_reg_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_hw_reg_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

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1

T2

230

T4

214

T6

57

auto[1]

24894

1

T6

99

T16

112

T17

131

---

Summary for Variable cp_invalid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_invalid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

24366

1

T6

88

T16

128

T17

100

auto[1]

38738

1

T2

230

T4

214

T6

68

---

Summary for Variable cp_is_hw_reg_offset

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_hw_reg_offset

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

24230

1

T6

92

T16

119

T17

135

auto[1]

38874

1

T2

230

T4

214

T6

64

---

Summary for Variable cp_is_in_tpm_region

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_in_tpm_region

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

24485

1

T6

81

T16

101

T17

138

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38619

1

T2

230

T4

214

T6

75

---

Summary for Variable cp_is_valid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_valid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

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1

T2

83

T4

83

T6

64

auto[1]

41656

1

T2

147

T4

131

T6

92

---

Summary for Variable cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_word_aligned

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

23647

1

T2

93

T4

86

T6

68

auto[1]

39457

1

T2

137

T4

128

T6

88

---

Summary for Variable cp_is_write

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_write

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

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1

T2

230

T4

214

T6

108

auto[1]

16395

1

T6

48

T16

69

T17

95

---

Summary for Variable cp_tpm_mode

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_mode

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[TpmFifoMode]

40345

1

T2

230

T4

214

T16

225

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22759

1

T6

156

T17

275

T27

1

---

Summary for Variable cp_tpm_reg_chk_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

37301

1

T2

230

T4

214

T6

108

auto[1]

25803

1

T6

48

T16

50

T17

63

---

Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT	MISSING
Automatically Generated Cross Bins	512	0	512	100.00

Automatically Generated Cross Bins for cr_all

Bins

cp_tpm_mode

cp_hw_reg_dis

cp_tpm_reg_chk_dis

cp_invalid_locality

cp_is_write

cp_is_in_tpm_region

cp_is_valid_locality

cp_is_hw_reg_offset

cp_is_word_aligned

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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1

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127

1

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T24

1

T26

4

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1

T48

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1

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T48

1

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109

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T24

1

T26

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138

1

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1

T24

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1

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1

T16

5

T26

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2

T24

4

T26

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T24

1

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1

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1

T24

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T26

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1

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1

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1

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133

1

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1

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T28

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