Unified Coverage Report :: Group : spi_device_env_pkg::spi_device_env_cov::tpm_cfg_cg

Summary for Variable cp_hw_reg_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_hw_reg_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

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1

T3

82

T14

27

T27

2

auto[1]

26078

1

T4

3

T31

45

T16

410

---

Summary for Variable cp_invalid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_invalid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

26228

1

T3

35

T14

27

T31

92

auto[1]

37860

1

T3

47

T4

3

T27

2

---

Summary for Variable cp_is_hw_reg_offset

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_hw_reg_offset

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

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1

T3

39

T14

14

T31

71

auto[1]

38362

1

T3

43

T4

3

T14

13

---

Summary for Variable cp_is_in_tpm_region

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_in_tpm_region

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

26041

1

T3

47

T14

15

T31

66

auto[1]

38047

1

T3

35

T4

3

T14

12

---

Summary for Variable cp_is_valid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_valid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

21877

1

T3

27

T4

3

T14

7

auto[1]

42211

1

T3

55

T14

20

T27

2

---

Summary for Variable cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_word_aligned

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

23989

1

T3

33

T14

6

T30

58

auto[1]

40099

1

T3

49

T4

3

T14

21

---

Summary for Variable cp_is_write

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_write

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

46667

1

T3

51

T4

1

T14

21

auto[1]

17421

1

T3

31

T4

2

T14

6

---

Summary for Variable cp_tpm_mode

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_mode

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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37541

1

T3

82

T27

2

T30

162

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26547

1

T4

3

T14

27

T16

268

---

Summary for Variable cp_tpm_reg_chk_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

38081

1

T3

47

T27

2

T30

162

auto[1]

26007

1

T3

35

T4

3

T14

27

---

Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT	MISSING
Automatically Generated Cross Bins	512	0	512	100.00

Automatically Generated Cross Bins for cr_all

Bins

cp_tpm_mode

cp_hw_reg_dis

cp_tpm_reg_chk_dis

cp_invalid_locality

cp_is_write

cp_is_in_tpm_region

cp_is_valid_locality

cp_is_hw_reg_offset

cp_is_word_aligned

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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2

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1

T22

1

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1

T31

2

T16

3

T33

3

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1

T31

2

T16

3

T33

3

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3

T16

3

T33

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1

T31

3

T16

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T33

3

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T31

3

T16

3

T33

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146

1

T31

2

T16

2

T88

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1

T31

2

T16

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T33

6

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1

T33

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T88

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T31

3

T16

6

T33

3

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1

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T88

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T33

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1

T16

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T31

1

T16

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T33

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1

T16

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T33

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T31

3

T16

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T33

3

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1

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1

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3

T33

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1

T31

1

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1

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1

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2

T33

1

T88

1

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1

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T31

1

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1

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3

T88

4

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1

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1

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1

T292

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1

T31

3

T16

1

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1

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T88

2

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2

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