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Summary for Variable cp_hw_reg_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_hw_reg_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 38069 1 T4 50 T6 9 T10 4
auto[1] 26118 1 T4 89 T18 109 T28 257



Summary for Variable cp_invalid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_invalid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 26270 1 T4 32 T10 4 T18 284
auto[1] 37917 1 T4 107 T6 9 T18 146



Summary for Variable cp_is_hw_reg_offset

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_hw_reg_offset

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 26045 1 T4 73 T18 230 T28 201
auto[1] 38142 1 T4 66 T6 9 T10 4



Summary for Variable cp_is_in_tpm_region

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_in_tpm_region

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 26111 1 T4 63 T10 4 T18 213
auto[1] 38076 1 T4 76 T6 9 T18 217



Summary for Variable cp_is_valid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_valid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 21808 1 T4 48 T18 147 T28 119
auto[1] 42379 1 T4 91 T6 9 T10 4



Summary for Variable cp_is_word_aligned

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_word_aligned

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 23982 1 T4 49 T18 160 T28 114
auto[1] 40205 1 T4 90 T6 9 T10 4



Summary for Variable cp_is_write

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_write

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 46725 1 T4 93 T6 9 T10 3
auto[1] 17462 1 T4 46 T10 1 T18 139



Summary for Variable cp_tpm_mode

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_mode

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] 38802 1 T4 139 T6 9 T18 430
auto[TpmCrbMode] 25385 1 T10 4 T29 552 T59 143



Summary for Variable cp_tpm_reg_chk_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 38690 1 T4 117 T6 9 T18 388
auto[1] 25497 1 T4 22 T10 4 T18 42



Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 512 0 512 100.00


Automatically Generated Cross Bins for cr_all

Bins
cp_tpm_modecp_hw_reg_discp_tpm_reg_chk_discp_invalid_localitycp_is_writecp_is_in_tpm_regioncp_is_valid_localitycp_is_hw_reg_offsetcp_is_word_alignedCOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 83 1 T18 4 T30 3 T31 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 130 1 T18 7 T30 5 T31 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 95 1 T18 5 T30 3 T31 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 130 1 T18 6 T31 1 T52 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 172 1 T18 13 T30 2 T43 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 277 1 T18 9 T30 4 T31 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 184 1 T18 4 T30 3 T43 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 305 1 T18 17 T30 6 T31 6
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 108 1 T18 10 T30 2 T31 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 165 1 T18 9 T30 1 T31 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 85 1 T18 4 T30 2 T43 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 119 1 T18 4 T30 2 T31 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 174 1 T18 11 T30 2 T52 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 277 1 T18 21 T30 4 T31 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 160 1 T18 3 T30 5 T31 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 260 1 T18 17 T30 10 T43 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 42 1 T18 4 T52 3 T69 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 76 1 T18 2 T30 3 T43 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 57 1 T18 3 T43 1 T52 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 74 1 T18 4 T31 2 T43 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 95 1 T18 8 T30 4 T52 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 115 1 T18 7 T30 5 T31 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 60 1 T18 4 T30 2 T52 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 156 1 T18 5 T30 5 T52 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 54 1 T18 3 T31 1 T43 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 76 1 T18 3 T52 1 T69 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 46 1 T18 1 T30 2 T69 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 65 1 T18 1 T69 3 T198 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 94 1 T18 2 T30 1 T31 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 135 1 T18 6 T30 2 T31 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 74 1 T18 5 T30 2 T43 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 142 1 T18 11 T30 5 T31 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 69 1 T4 1 T18 2 T248 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 113 1 T4 1 T18 4 T30 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 80 1 T4 1 T18 2 T28 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 128 1 T18 3 T30 2 T198 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 157 1 T4 3 T18 3 T198 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 248 1 T4 2 T18 6 T28 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 140 1 T4 2 T18 1 T30 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 249 1 T4 3 T18 6 T28 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 63 1 T4 1 T18 2 T28 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 145 1 T4 2 T18 2 T30 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 1621 1 T18 1 T30 4 T32 47
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 2590 1 T4 1 T18 6 T30 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 155 1 T4 2 T18 4 T28 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 243 1 T4 4 T18 9 T28 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 2932 1 T4 1 T18 3 T30 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 5257 1 T4 5 T6 9 T18 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 42 1 T4 1 T28 1 T30 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 49 1 T4 2 T18 1 T30 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 42 1 T4 1 T18 1 T30 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 64 1 T4 1 T18 2 T28 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 67 1 T18 1 T28 1 T198 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 144 1 T4 1 T18 6 T28 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 79 1 T18 1 T28 1 T30 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 135 1 T4 3 T18 4 T28 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 34 1 T4 1 T18 1 T28 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 80 1 T18 1 T30 1 T198 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 44 1 T4 3 T198 1 T248 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 60 1 T4 1 T18 2 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 67 1 T18 1 T30 4 T198 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 126 1 T4 3 T18 3 T28 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 84 1 T4 2 T30 1 T198 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 108 1 T4 2 T18 3 T28 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 46 1 T28 2 T69 1 T44 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 95 1 T28 1 T43 1 T44 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 58 1 T43 2 T336 1 T276 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 102 1 T28 3 T31 2 T43 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 103 1 T28 3 T31 3 T43 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 199 1 T28 3 T31 2 T43 5
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 165 1 T28 2 T43 2 T69 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 53 1 T28 2 T43 2 T69 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 107 1 T28 2 T43 3 T44 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 45 1 T43 2 T69 1 T44 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 95 1 T28 4 T31 1 T43 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 143 1 T31 2 T43 2 T69 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 197 1 T28 3 T31 1 T43 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 119 1 T31 1 T43 1 T44 5
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 181 1 T28 2 T31 1 T43 4
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 48 1 T28 1 T31 1 T43 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 56 1 T43 1 T44 2 T336 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 97 1 T28 1 T31 1 T43 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 62 1 T31 1 T43 2 T336 3
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 32 1 T43 1 T276 2 T214 4
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 58 1 T28 1 T43 2 T69 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 72 1 T28 1 T43 1 T69 1
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 54 1 T28 1 T43 1 T69 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 102 1 T28 1 T31 1 T43 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 56 1 T28 1 T43 1 T102 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 125 1 T18 1 T28 1 T31 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 66 1 T18 1 T28 1 T31 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 114 1 T18 1 T28 1 T31 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 128 1 T31 1 T43 2 T102 4
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 205 1 T18 2 T28 8 T31 2
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 161 1 T28 1 T31 5 T43 2
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 241 1 T28 7 T31 3 T43 2
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 69 1 T28 1 T43 1 T102 2
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