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Summary for Variable cp_hw_reg_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_hw_reg_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 37225 1 T1 124 T6 10 T8 23
auto[1] 27044 1 T8 49 T10 2 T18 48



Summary for Variable cp_invalid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_invalid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 26950 1 T1 95 T8 23 T10 2
auto[1] 37319 1 T1 29 T6 10 T8 49



Summary for Variable cp_is_hw_reg_offset

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_hw_reg_offset

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 25689 1 T1 64 T8 35 T18 41
auto[1] 38580 1 T1 60 T6 10 T8 37



Summary for Variable cp_is_in_tpm_region

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_in_tpm_region

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 25786 1 T1 68 T8 37 T10 2
auto[1] 38483 1 T1 56 T6 10 T8 35



Summary for Variable cp_is_valid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_valid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 22020 1 T1 52 T8 26 T10 2
auto[1] 42249 1 T1 72 T6 10 T8 46



Summary for Variable cp_is_word_aligned

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_word_aligned

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 23960 1 T1 47 T8 32 T14 159
auto[1] 40309 1 T1 77 T6 10 T8 40



Summary for Variable cp_is_write

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_write

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 46967 1 T1 86 T6 10 T8 52
auto[1] 17302 1 T1 38 T8 20 T10 1



Summary for Variable cp_tpm_mode

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_mode

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] 35059 1 T6 10 T8 72 T14 408
auto[TpmCrbMode] 29210 1 T1 124 T10 2 T18 80



Summary for Variable cp_tpm_reg_chk_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 37626 1 T1 21 T6 10 T8 23
auto[1] 26643 1 T1 103 T8 49 T10 2



Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 512 0 512 100.00


Automatically Generated Cross Bins for cr_all

Bins
cp_tpm_modecp_hw_reg_discp_tpm_reg_chk_discp_invalid_localitycp_is_writecp_is_in_tpm_regioncp_is_valid_localitycp_is_hw_reg_offsetcp_is_word_alignedCOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 50 1 T22 4 T66 1 T285 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 113 1 T22 2 T66 2 T285 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 67 1 T22 1 T51 3 T86 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 89 1 T8 2 T22 7 T66 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 123 1 T22 3 T51 1 T66 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 176 1 T8 2 T22 10 T51 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 125 1 T8 1 T22 5 T51 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 195 1 T22 6 T51 5 T66 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 60 1 T22 5 T66 1 T285 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 107 1 T8 2 T22 3 T66 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 69 1 T22 2 T66 2 T285 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 97 1 T8 1 T22 1 T51 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 117 1 T8 2 T22 8 T51 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 200 1 T8 1 T22 7 T66 8
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 117 1 T8 2 T22 5 T51 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 209 1 T8 2 T22 5 T51 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 38 1 T66 1 T178 1 T286 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 48 1 T22 1 T66 1 T285 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 31 1 T8 1 T22 2 T285 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 53 1 T22 2 T285 1 T86 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 49 1 T22 3 T51 1 T286 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 100 1 T22 2 T66 3 T285 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 55 1 T8 1 T22 1 T51 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 97 1 T8 1 T22 3 T51 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 31 1 T22 1 T286 2 T287 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 41 1 T8 1 T22 1 T66 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 41 1 T8 1 T66 1 T285 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 53 1 T22 2 T66 3 T285 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 51 1 T8 1 T22 2 T66 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 89 1 T8 1 T22 2 T51 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 58 1 T8 1 T22 6 T66 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 93 1 T22 7 T66 2 T86 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 58 1 T66 1 T178 2 T141 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 89 1 T22 3 T66 2 T86 9
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 64 1 T86 4 T178 1 T287 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 97 1 T22 2 T66 2 T86 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 100 1 T22 2 T66 3 T86 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 178 1 T22 10 T66 3 T178 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 103 1 T22 4 T66 3 T86 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 189 1 T22 6 T66 8 T86 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 53 1 T22 1 T66 1 T86 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 80 1 T22 2 T66 3 T178 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 1588 1 T14 54 T23 61 T24 12
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 2738 1 T14 77 T23 91 T24 33
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 110 1 T22 2 T66 3 T86 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 178 1 T22 2 T66 6 T86 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 3106 1 T14 105 T23 105 T24 39
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 5531 1 T6 10 T14 172 T23 188
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 40 1 T22 1 T66 1 T86 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 41 1 T22 1 T178 1 T286 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 40 1 T86 2 T286 1 T287 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 52 1 T22 1 T66 2 T178 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 58 1 T66 2 T178 3 T141 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 77 1 T22 1 T66 3 T86 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 59 1 T22 1 T66 1 T178 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 87 1 T22 3 T66 1 T86 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 25 1 T86 2 T178 2 T286 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 42 1 T22 1 T178 1 T141 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 26 1 T22 1 T86 1 T286 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 42 1 T22 2 T66 2 T86 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 51 1 T22 1 T66 4 T86 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 92 1 T22 2 T66 2 T86 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 52 1 T22 3 T66 1 T178 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 85 1 T22 2 T66 2 T86 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 73 1 T22 3 T51 1 T141 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 110 1 T66 1 T141 1 T286 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 65 1 T51 1 T178 4 T141 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 111 1 T22 1 T51 2 T66 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 119 1 T51 2 T66 2 T141 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 181 1 T51 4 T66 1 T178 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 124 1 T66 1 T178 1 T141 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 216 1 T22 1 T51 4 T66 1
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 96 1 T51 1 T178 3 T141 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 114 1 T22 2 T51 1 T66 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 219 1 T22 2 T51 4 T66 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 125 1 T22 2 T51 1 T66 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 200 1 T22 1 T51 4 T66 5
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 55 1 T51 1 T141 1 T286 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 69 1 T22 1 T66 1 T286 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 108 1 T22 1 T66 1 T286 1
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 39 1 T178 1 T141 1 T288 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 42 1 T286 1 T287 1 T289 2
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 52 1 T22 1 T178 1 T141 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 58 1 T66 1 T178 1 T141 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 102 1 T22 1 T51 2 T141 1
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 99 1 T22 1 T66 3 T178 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 57 1 T51 4 T66 1 T86 3
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auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 84 1 T51 4 T66 2 T86 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 90 1 T51 3 T66 1 T86 4
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 164 1 T51 3 T66 1 T86 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 105 1 T51 4 T86 6 T178 3
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 165 1 T51 6 T66 2 T86 8
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 44 1 T51 2 T86 1 T178 2
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