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Summary for Variable cp_hw_reg_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_hw_reg_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 60660 1 T1 1 T6 433 T7 8
auto[1] 41893 1 T11 258 T16 34 T17 320



Summary for Variable cp_invalid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_invalid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 42404 1 T7 8 T11 213 T17 420
auto[1] 60149 1 T1 1 T6 433 T11 207



Summary for Variable cp_is_hw_reg_offset

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_hw_reg_offset

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 40892 1 T11 207 T16 89 T17 332
auto[1] 61661 1 T1 1 T6 433 T7 8



Summary for Variable cp_is_in_tpm_region

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_in_tpm_region

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 41033 1 T11 208 T16 76 T17 329
auto[1] 61520 1 T1 1 T6 433 T7 8



Summary for Variable cp_is_valid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_valid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 34911 1 T6 134 T11 148 T14 12
auto[1] 67642 1 T1 1 T6 299 T7 8



Summary for Variable cp_is_word_aligned

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_word_aligned

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 37991 1 T6 141 T11 153 T14 6
auto[1] 64562 1 T1 1 T6 292 T7 8



Summary for Variable cp_is_write

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_write

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 74907 1 T1 1 T6 433 T7 7
auto[1] 27646 1 T7 1 T11 140 T16 58



Summary for Variable cp_tpm_mode

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_mode

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] 60167 1 T1 1 T6 433 T14 31
auto[TpmCrbMode] 42386 1 T7 8 T11 420 T30 288



Summary for Variable cp_tpm_reg_chk_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 60303 1 T1 1 T6 433 T11 140
auto[1] 42250 1 T7 8 T11 280 T16 92



Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 512 0 512 100.00


Automatically Generated Cross Bins for cr_all

Bins
cp_tpm_modecp_hw_reg_discp_tpm_reg_chk_discp_invalid_localitycp_is_writecp_is_in_tpm_regioncp_is_valid_localitycp_is_hw_reg_offsetcp_is_word_alignedCOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 112 1 T17 4 T101 2 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 200 1 T17 3 T44 2 T136 6
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 101 1 T17 2 T44 2 T136 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 181 1 T17 5 T101 4 T44 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 210 1 T17 9 T101 6 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 331 1 T17 14 T101 6 T44 13
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 191 1 T17 5 T44 3 T136 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 328 1 T17 13 T101 7 T44 8
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 106 1 T17 4 T101 2 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 192 1 T17 3 T101 3 T44 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 110 1 T17 3 T44 2 T136 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 153 1 T17 4 T101 2 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 214 1 T17 6 T101 4 T44 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 334 1 T17 10 T101 8 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 222 1 T17 5 T101 4 T44 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 345 1 T17 5 T101 9 T44 6
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 43 1 T17 1 T44 1 T136 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 83 1 T17 2 T101 1 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 53 1 T17 2 T101 1 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 75 1 T17 4 T101 1 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 98 1 T17 2 T101 4 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 171 1 T17 5 T101 3 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 93 1 T17 4 T136 1 T316 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 172 1 T17 8 T101 4 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 62 1 T101 4 T136 2 T95 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 75 1 T17 3 T101 3 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 71 1 T17 4 T101 4 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 79 1 T17 1 T101 2 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 116 1 T17 3 T44 4 T136 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 177 1 T17 4 T101 7 T44 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 108 1 T17 5 T44 1 T136 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 166 1 T17 7 T101 2 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 80 1 T16 1 T17 1 T101 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 135 1 T16 3 T17 2 T101 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 78 1 T16 1 T17 2 T101 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 133 1 T16 4 T101 4 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 179 1 T16 2 T17 3 T101 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 319 1 T16 5 T17 4 T35 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 158 1 T17 5 T35 3 T101 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 276 1 T16 6 T17 5 T101 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 87 1 T16 2 T17 1 T35 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 115 1 T16 2 T101 2 T44 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 2530 1 T6 38 T14 2 T16 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 4305 1 T6 96 T14 10 T16 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 170 1 T16 4 T17 5 T35 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 266 1 T16 5 T17 2 T35 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 4980 1 T6 103 T14 4 T16 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 8775 1 T1 1 T6 196 T14 15
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 37 1 T17 1 T35 1 T95 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 71 1 T16 4 T101 2 T136 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 41 1 T16 1 T17 1 T101 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 60 1 T17 2 T44 4 T46 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 80 1 T16 2 T35 1 T44 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 112 1 T16 2 T17 1 T101 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 75 1 T35 2 T101 1 T44 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 137 1 T16 1 T17 5 T101 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 50 1 T35 1 T136 1 T46 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 65 1 T16 2 T17 2 T101 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 54 1 T35 1 T101 1 T46 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 66 1 T101 1 T136 1 T95 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 90 1 T16 1 T17 1 T35 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 134 1 T16 3 T17 4 T35 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 109 1 T16 3 T17 3 T35 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 139 1 T16 4 T35 1 T101 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 114 1 T17 3 T35 1 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 194 1 T17 8 T35 1 T101 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 123 1 T17 3 T35 1 T101 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 207 1 T17 2 T35 2 T101 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 215 1 T17 5 T35 4 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 358 1 T17 7 T35 6 T101 6
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 215 1 T17 4 T35 2 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 389 1 T17 8 T35 1 T101 5
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 120 1 T17 4 T35 2 T101 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 197 1 T17 6 T35 3 T101 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 139 1 T17 2 T35 1 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 217 1 T17 2 T35 1 T101 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 228 1 T17 8 T35 1 T101 5
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 374 1 T17 8 T35 2 T101 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 236 1 T17 6 T101 2 T44 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 370 1 T17 7 T35 1 T101 5
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 55 1 T17 2 T35 1 T44 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 88 1 T17 2 T44 2 T95 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 46 1 T17 1 T95 1 T316 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 104 1 T17 1 T35 1 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 126 1 T17 2 T101 2 T136 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 194 1 T17 3 T35 1 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 112 1 T17 1 T35 1 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 216 1 T17 1 T35 4 T44 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 52 1 T17 1 T35 1 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 113 1 T17 1 T101 1 T95 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 46 1 T35 1 T101 2 T136 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 107 1 T17 5 T35 1 T101 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 107 1 T17 2 T35 4 T101 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 202 1 T17 3 T35 1 T101 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 119 1 T17 4 T35 2 T101 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 185 1 T17 6 T35 2 T44 3
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 107 1 T16 2 T101 2 T44 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 189 1 T16 2 T35 2 T101 5
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 98 1 T35 2 T101 1 T136 2
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 177 1 T16 2 T35 1 T101 4
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 187 1 T16 1 T101 6 T44 3
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 327 1 T16 6 T35 1 T101 5
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 172 1 T16 1 T101 1 T44 2
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