Unified Coverage Report :: Group : spi_device_env_pkg::spi_device_env_cov::tpm_cfg_cg

Summary for Variable cp_hw_reg_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_hw_reg_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

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1

T1

335

T13

300

T15

416

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10035

1

T13

272

T15

236

T16

60

---

Summary for Variable cp_invalid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_invalid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

10238

1

T13

267

T15

364

T16

117

auto[1]

30620

1

T1

335

T13

305

T15

288

---

Summary for Variable cp_is_hw_reg_offset

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_hw_reg_offset

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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1

T13

296

T15

321

T16

92

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1

T1

335

T13

276

T15

331

---

Summary for Variable cp_is_in_tpm_region

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_in_tpm_region

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

9993

1

T13

284

T15

323

T16

92

auto[1]

30865

1

T1

335

T13

288

T15

329

---

Summary for Variable cp_is_valid_locality

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_valid_locality

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

13863

1

T1

123

T13

199

T15

214

auto[1]

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1

T1

212

T13

373

T15

438

---

Summary for Variable cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_word_aligned

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[0]

15122

1

T1

130

T13

213

T15

246

auto[1]

25736

1

T1

205

T13

359

T15

406

---

Summary for Variable cp_is_write

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_is_write

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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34047

1

T1

335

T13

377

T15

443

auto[1]

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1

T13

195

T15

209

T16

68

---

Summary for Variable cp_tpm_mode

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_mode

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

auto[TpmFifoMode]

30917

1

T1

335

T15

652

T17

3

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9941

1

T13

572

T19

250

T20

296

---

Summary for Variable cp_tpm_reg_chk_dis

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Automatically Generated Bins	2	0	2	100.00

Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins

NAME

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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30337

1

T1

335

T13

370

T15

304

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1

T13

202

T15

348

T16

94

---

Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT	MISSING
Automatically Generated Cross Bins	512	0	512	100.00

Automatically Generated Cross Bins for cr_all

Bins

cp_tpm_mode

cp_hw_reg_dis

cp_tpm_reg_chk_dis

cp_invalid_locality

cp_is_write

cp_is_in_tpm_region

cp_is_valid_locality

cp_is_hw_reg_offset

cp_is_word_aligned

COUNT

AT LEAST

STATUS

TEST

COUNT

TEST

COUNT

TEST

COUNT

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auto[0]

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1

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1

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1

T15

1

T16

1

T103

2

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31

1

T15

4

T103

2

T370

3

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1

T15

2

T103

1

T370

4

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T15

4

T16

4

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1

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7

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3

T103

7

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1

T15

2

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1

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2

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T15

4

T16

2

T103

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T15

1

T16

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T103

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1

T15

2

T16

2

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1

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T370

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1

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T370

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4

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T103

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1

T16

3

T103

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1

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1

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T103

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1

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3

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1

T371

1

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2

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T103

4

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1

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1

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1

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3

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1

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2

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1

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1

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1

T16

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