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Summary for Variable cp_hw_reg_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_hw_reg_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 39711 1 T1 491 T9 253 T10 39
auto[1] 26293 1 T1 185 T10 96 T11 435



Summary for Variable cp_invalid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_invalid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 26503 1 T1 392 T9 179 T10 39
auto[1] 39501 1 T1 284 T9 74 T10 96



Summary for Variable cp_is_hw_reg_offset

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_hw_reg_offset

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 27136 1 T1 331 T9 130 T10 70
auto[1] 38868 1 T1 345 T9 123 T10 65



Summary for Variable cp_is_in_tpm_region

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_in_tpm_region

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 27330 1 T1 329 T9 131 T10 68
auto[1] 38674 1 T1 347 T9 122 T10 67



Summary for Variable cp_is_valid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_valid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 22440 1 T1 236 T9 83 T10 40
auto[1] 43564 1 T1 440 T9 170 T10 95



Summary for Variable cp_is_word_aligned

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_word_aligned

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 24582 1 T1 259 T9 83 T10 44
auto[1] 41422 1 T1 417 T9 170 T10 91



Summary for Variable cp_is_write

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_write

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 47853 1 T1 475 T9 176 T10 93
auto[1] 18151 1 T1 201 T9 77 T10 42



Summary for Variable cp_tpm_mode

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_mode

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] 39336 1 T1 28 T9 253 T11 882
auto[TpmCrbMode] 26668 1 T1 648 T10 135 T13 476



Summary for Variable cp_tpm_reg_chk_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 37857 1 T1 307 T9 74 T10 90
auto[1] 28147 1 T1 369 T9 179 T10 45



Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 512 0 512 100.00


Automatically Generated Cross Bins for cr_all

Bins
cp_tpm_modecp_hw_reg_discp_tpm_reg_chk_discp_invalid_localitycp_is_writecp_is_in_tpm_regioncp_is_valid_localitycp_is_hw_reg_offsetcp_is_word_alignedCOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 51 1 T11 1 T72 1 T289 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 123 1 T11 5 T14 6 T16 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 64 1 T11 4 T14 2 T41 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 97 1 T11 2 T14 4 T41 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 119 1 T11 2 T16 3 T41 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 193 1 T11 4 T14 2 T16 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 123 1 T11 1 T14 2 T41 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 177 1 T11 4 T14 3 T16 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 77 1 T11 1 T14 2 T16 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 100 1 T11 2 T14 1 T41 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 43 1 T14 1 T16 1 T41 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 104 1 T11 2 T14 3 T16 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 111 1 T11 1 T14 3 T16 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 196 1 T11 3 T14 4 T41 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 120 1 T14 1 T41 2 T289 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 195 1 T11 4 T14 6 T41 5
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 32 1 T14 1 T289 1 T121 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 58 1 T41 3 T289 1 T35 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 26 1 T11 1 T14 1 T41 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 54 1 T14 3 T41 2 T72 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 51 1 T11 1 T14 1 T41 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 110 1 T11 4 T289 2 T35 5
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 56 1 T11 1 T14 1 T41 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 111 1 T14 1 T16 1 T41 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 32 1 T11 1 T72 1 T289 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 42 1 T289 1 T35 3 T120 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 26 1 T163 2 T290 2 T188 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 54 1 T14 2 T16 1 T289 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 58 1 T14 1 T289 1 T35 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 93 1 T11 4 T14 1 T16 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 52 1 T14 3 T72 1 T289 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 88 1 T14 1 T16 2 T41 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 78 1 T9 1 T11 5 T291 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 159 1 T1 2 T9 2 T11 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 91 1 T1 2 T9 1 T11 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 127 1 T1 1 T9 2 T11 7
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 153 1 T9 4 T11 10 T291 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 265 1 T1 2 T9 5 T11 19
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 172 1 T1 2 T9 2 T11 11
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 236 1 T1 4 T9 8 T11 13
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 79 1 T1 1 T9 2 T11 4
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 139 1 T1 1 T9 2 T11 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 1500 1 T9 2 T11 4 T72 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 2487 1 T1 2 T9 3 T11 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 165 1 T9 1 T11 10 T291 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 248 1 T1 3 T9 5 T11 21
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 2932 1 T1 1 T9 4 T11 12
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 5163 1 T1 3 T9 5 T11 13
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 45 1 T11 4 T35 2 T34 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 86 1 T9 4 T11 5 T72 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 36 1 T9 1 T11 2 T291 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 64 1 T1 1 T11 1 T291 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 87 1 T11 6 T72 1 T291 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 122 1 T1 1 T11 8 T72 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 77 1 T1 1 T9 2 T11 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 131 1 T1 1 T9 5 T11 8
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 32 1 T11 1 T34 2 T292 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 64 1 T9 2 T11 4 T72 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 33 1 T11 3 T291 2 T35 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 56 1 T11 2 T291 5 T121 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 73 1 T9 3 T11 8 T72 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 118 1 T9 2 T11 6 T291 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 70 1 T9 1 T11 2 T291 7
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 128 1 T9 5 T11 14 T291 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 96 1 T9 5 T11 1 T14 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 128 1 T9 5 T14 4 T41 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 98 1 T9 4 T11 1 T14 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 162 1 T9 11 T11 1 T14 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 167 1 T9 7 T11 4 T14 5
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 279 1 T9 18 T11 8 T14 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 171 1 T9 7 T11 4 T14 7
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 290 1 T9 13 T11 9 T14 8
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 95 1 T9 3 T11 3 T14 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 126 1 T9 2 T11 3 T14 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 169 1 T9 10 T11 2 T14 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 273 1 T9 12 T11 6 T14 8
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 189 1 T9 4 T11 4 T14 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 315 1 T9 15 T11 3 T14 9
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auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 67 1 T9 1 T11 1 T14 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 140 1 T9 7 T11 1 T14 8
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 82 1 T9 3 T11 1 T14 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 148 1 T9 2 T11 2 T14 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 47 1 T9 1 T11 1 T14 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 71 1 T9 4 T11 3 T14 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 39 1 T18 2 T35 1 T120 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 70 1 T9 4 T11 3 T18 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 79 1 T9 2 T11 3 T14 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 136 1 T9 7 T11 3 T14 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 86 1 T9 5 T11 1 T14 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 141 1 T9 5 T11 3 T14 4
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 87 1 T11 1 T14 2 T16 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 132 1 T11 2 T16 1 T18 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 57 1 T72 1 T120 1 T121 3
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 104 1 T11 4 T18 2 T41 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 140 1 T11 3 T14 2 T18 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 256 1 T11 2 T14 4 T16 5
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 155 1 T11 6 T14 3 T16 2
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 237 1 T11 3 T14 3 T16 3
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 52 1 T11 2 T14 2 T41 1
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