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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total487010
Category 0487010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total487010
Severity 0487010


Summary for Assertions
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Total Number487100.00
Uncovered346.98
Success45393.02
Failure00.00
Incomplete81.64
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered880.00
All Matches220.00
First Matches220.00


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_reg.u_com_sel_ctl_0_cdc.HungHandShake_A 004405873490400
tb.dut.u_reg.u_com_sel_ctl_0_cdc.ReqTimeout_A 0028610990400
tb.dut.u_reg.u_com_sel_ctl_0_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_com_sel_ctl_0_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610990400
tb.dut.u_reg.u_com_sel_ctl_1_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_com_sel_ctl_1_cdc.HungHandShake_A 004405873492200
tb.dut.u_reg.u_com_sel_ctl_1_cdc.ReqTimeout_A 0028610992200
tb.dut.u_reg.u_com_sel_ctl_1_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_com_sel_ctl_1_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610992200
tb.dut.u_reg.u_com_sel_ctl_2_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_com_sel_ctl_2_cdc.HungHandShake_A 004405873492100
tb.dut.u_reg.u_com_sel_ctl_2_cdc.ReqTimeout_A 0028610992100
tb.dut.u_reg.u_com_sel_ctl_2_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_com_sel_ctl_2_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610992100
tb.dut.u_reg.u_com_sel_ctl_3_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_com_sel_ctl_3_cdc.HungHandShake_A 004405873491600
tb.dut.u_reg.u_com_sel_ctl_3_cdc.ReqTimeout_A 0028610991600
tb.dut.u_reg.u_com_sel_ctl_3_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_com_sel_ctl_3_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610991600
tb.dut.u_reg.u_combo_intr_status_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_combo_intr_status_cdc.HungHandShake_A 004405873445601
tb.dut.u_reg.u_combo_intr_status_cdc.ReqTimeout_A 0028610945601
tb.dut.u_reg.u_combo_intr_status_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_combo_intr_status_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610945600
tb.dut.u_reg.u_ec_rst_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_ec_rst_ctl_cdc.HungHandShake_A 004405873492400
tb.dut.u_reg.u_ec_rst_ctl_cdc.ReqTimeout_A 0028610992400
tb.dut.u_reg.u_ec_rst_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_ec_rst_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610992400
tb.dut.u_reg.u_key_intr_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_key_intr_ctl_cdc.HungHandShake_A 004405873489500
tb.dut.u_reg.u_key_intr_ctl_cdc.ReqTimeout_A 0028610989500
tb.dut.u_reg.u_key_intr_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_key_intr_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610989500
tb.dut.u_reg.u_key_intr_debounce_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_key_intr_debounce_ctl_cdc.HungHandShake_A 004405873489300
tb.dut.u_reg.u_key_intr_debounce_ctl_cdc.ReqTimeout_A 0028610989300
tb.dut.u_reg.u_key_intr_debounce_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_key_intr_debounce_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610989300
tb.dut.u_reg.u_key_intr_status_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_key_intr_status_cdc.HungHandShake_A 004405873445101
tb.dut.u_reg.u_key_intr_status_cdc.ReqTimeout_A 0028610945101
tb.dut.u_reg.u_key_intr_status_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_key_intr_status_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610945100
tb.dut.u_reg.u_key_invert_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_key_invert_ctl_cdc.HungHandShake_A 0044058734189600
tb.dut.u_reg.u_key_invert_ctl_cdc.ReqTimeout_A 00286109189600
tb.dut.u_reg.u_key_invert_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_key_invert_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 00286109189600
tb.dut.u_reg.u_pin_allowed_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_pin_allowed_ctl_cdc.HungHandShake_A 004405873495801
tb.dut.u_reg.u_pin_allowed_ctl_cdc.ReqTimeout_A 0028610995801
tb.dut.u_reg.u_pin_allowed_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_pin_allowed_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610995800
tb.dut.u_reg.u_pin_out_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_pin_out_ctl_cdc.HungHandShake_A 004405873493800
tb.dut.u_reg.u_pin_out_ctl_cdc.ReqTimeout_A 0028610993800
tb.dut.u_reg.u_pin_out_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_pin_out_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610993800
tb.dut.u_reg.u_pin_out_value_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_pin_out_value_cdc.HungHandShake_A 004405873491100
tb.dut.u_reg.u_pin_out_value_cdc.ReqTimeout_A 0028610991100
tb.dut.u_reg.u_pin_out_value_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_pin_out_value_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610991100
tb.dut.u_reg.u_reg_if.MatchedWidthAssert 0031331300
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A 0031331300
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 0031331300
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 0031331300
tb.dut.u_reg.u_ulp_ac_debounce_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_ulp_ac_debounce_ctl_cdc.HungHandShake_A 004405873490700
tb.dut.u_reg.u_ulp_ac_debounce_ctl_cdc.ReqTimeout_A 0028610990700
tb.dut.u_reg.u_ulp_ac_debounce_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_ulp_ac_debounce_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610990700
tb.dut.u_reg.u_ulp_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_ulp_ctl_cdc.HungHandShake_A 004405873489900
tb.dut.u_reg.u_ulp_ctl_cdc.ReqTimeout_A 0028610989900
tb.dut.u_reg.u_ulp_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_ulp_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610989900
tb.dut.u_reg.u_ulp_lid_debounce_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_ulp_lid_debounce_ctl_cdc.HungHandShake_A 004405873493400
tb.dut.u_reg.u_ulp_lid_debounce_ctl_cdc.ReqTimeout_A 0028610993400
tb.dut.u_reg.u_ulp_lid_debounce_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_ulp_lid_debounce_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610993400
tb.dut.u_reg.u_ulp_pwrb_debounce_ctl_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_ulp_pwrb_debounce_ctl_cdc.HungHandShake_A 004405873488900
tb.dut.u_reg.u_ulp_pwrb_debounce_ctl_cdc.ReqTimeout_A 0028610988900
tb.dut.u_reg.u_ulp_pwrb_debounce_ctl_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_ulp_pwrb_debounce_ctl_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610988900
tb.dut.u_reg.u_ulp_status_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_ulp_status_cdc.HungHandShake_A 004405873446302
tb.dut.u_reg.u_ulp_status_cdc.ReqTimeout_A 0028610946302
tb.dut.u_reg.u_ulp_status_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_ulp_status_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610946300
tb.dut.u_reg.u_wkup_status_cdc.DstReqKnown_A 002861095628800
tb.dut.u_reg.u_wkup_status_cdc.HungHandShake_A 004405873446400
tb.dut.u_reg.u_wkup_status_cdc.ReqTimeout_A 0028610946400
tb.dut.u_reg.u_wkup_status_cdc.SrcBusyKnown_A 00440587344395561600
tb.dut.u_reg.u_wkup_status_cdc.u_prim_sync.SyncReqAckAckNeedsReq 0028610946400
tb.dut.u_reg.wePulse 00440587343112400

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_reg.u_combo_intr_status_cdc.HungHandShake_A 004405873445601
tb.dut.u_reg.u_combo_intr_status_cdc.ReqTimeout_A 0028610945601
tb.dut.u_reg.u_key_intr_status_cdc.HungHandShake_A 004405873445101
tb.dut.u_reg.u_key_intr_status_cdc.ReqTimeout_A 0028610945101
tb.dut.u_reg.u_pin_allowed_ctl_cdc.HungHandShake_A 004405873495801
tb.dut.u_reg.u_pin_allowed_ctl_cdc.ReqTimeout_A 0028610995801
tb.dut.u_reg.u_ulp_status_cdc.HungHandShake_A 004405873446302
tb.dut.u_reg.u_ulp_status_cdc.ReqTimeout_A 0028610946302


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 002089955000
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 002089955000
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 002089955000
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 002089955000
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 002089955000
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 002089955000
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 002089955000
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 002089955000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00208995561951619510
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 00208995520752075150

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00208995561951619510
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 00208995520752075150

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