Unified Coverage Report :: Group :: usbdev_env_pkg::usbdev_env_cov::pid_type_endp_cg

Group : usbdev_env_pkg::usbdev_env_cov::pid_type_endp_cg

SCORE	WEIGHT	GOAL	AT LEAST	AUTO BIN MAX	PRINT MISSING
100.00	1	100	1	64	64

Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_dv_usbdev_env_0.1/usbdev_env_cov.sv

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Summary for Group usbdev_env_pkg::usbdev_env_cov::pid_type_endp_cg

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
Variables	19	0	19	100.00
Crosses	48	0	48	100.00

Variables for Group usbdev_env_pkg::usbdev_env_cov::pid_type_endp_cg

VARIABLE	EXPECTED	UNCOVERED	COVERED	PERCENT	GOAL	WEIGHT	AT LEAST	AUTO BIN MAX	COMMENT
cp_endp	16	0	16	100.00	100	1	1	0
cp_pid	3	0	3	100.00	100	1	1	0

Crosses for Group usbdev_env_pkg::usbdev_env_cov::pid_type_endp_cg

CROSS	EXPECTED	UNCOVERED	COVERED	PERCENT	GOAL	WEIGHT	AT LEAST	PRINT MISSING	COMMENT
cr_pid_X_endp	48	0	48	100.00	100	1	1	0

Summary for Variable cp_endp

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	16	0	16	100.00

User Defined Bins for cp_endp

Bins

NAME	COUNT	AT LEAST		TEST	COUNT		TEST	COUNT		TEST	COUNT
invalid_ep[12]	5123	1		T98	12		T94	69		T99	44
invalid_ep[13]	5230	1		T98	12		T94	78		T99	31
invalid_ep[14]	5259	1		T98	10		T94	72		T99	34
invalid_ep[15]	5206	1		T98	11		T94	63		T99	44
endpoints[0]	19483	1		T3	1		T29	2		T30	2
endpoints[1]	17896	1		T2	2		T30	2		T33	41
endpoints[2]	15379	1		T1	2		T30	2		T33	34
endpoints[3]	17312	1		T30	2		T33	38		T5	31
endpoints[4]	13582	1		T30	2		T33	47		T5	4
endpoints[5]	14896	1		T30	2		T33	46		T4	213
endpoints[6]	16406	1		T30	2		T33	36		T76	1
endpoints[7]	15786	1		T30	2		T33	30		T5	3
endpoints[8]	14179	1		T30	2		T32	2		T33	42
endpoints[9]	13622	1		T30	2		T33	37		T5	1
endpoints[10]	17069	1		T30	2		T33	36		T109	1
endpoints[11]	16614	1		T30	2		T33	41		T5	32

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Summary for Variable cp_pid

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	3	0	3	100.00

User Defined Bins for cp_pid

Bins

NAME	COUNT	AT LEAST		TEST	COUNT		TEST	COUNT		TEST	COUNT
pkt_types[PidTypeSetupToken]	26683	1		T31	1		T35	1		T56	1
pkt_types[PidTypeOutToken]	108008	1		T1	1		T2	1		T3	1
pkt_types[PidTypeInToken]	78285	1		T1	1		T2	1		T29	2

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Summary for Cross cr_pid_X_endp

Samples crossed: cp_pid cp_endp

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT	MISSING
Automatically Generated Cross Bins	48	0	48	100.00

Automatically Generated Cross Bins for cr_pid_X_endp

Bins

cp_pid	cp_endp	COUNT	AT LEAST		TEST	COUNT		TEST	COUNT		TEST	COUNT
pkt_types[PidTypeSetupToken]	invalid_ep[12]	1053	1		T94	19		T99	12		T100	6
pkt_types[PidTypeSetupToken]	invalid_ep[13]	1054	1		T94	26		T99	9		T100	11
pkt_types[PidTypeSetupToken]	invalid_ep[14]	1032	1		T94	14		T99	10		T100	7
pkt_types[PidTypeSetupToken]	invalid_ep[15]	1027	1		T94	10		T99	15		T100	12
pkt_types[PidTypeSetupToken]	endpoints[0]	1818	1		T31	1		T35	1		T36	1
pkt_types[PidTypeSetupToken]	endpoints[1]	2149	1		T43	7		T120	2		T94	22
pkt_types[PidTypeSetupToken]	endpoints[2]	1793	1		T56	1		T5	1		T6	9
pkt_types[PidTypeSetupToken]	endpoints[3]	1918	1		T5	4		T114	7		T93	5
pkt_types[PidTypeSetupToken]	endpoints[4]	1773	1		T5	1		T114	3		T120	9
pkt_types[PidTypeSetupToken]	endpoints[5]	1952	1		T4	53		T5	2		T98	6
pkt_types[PidTypeSetupToken]	endpoints[6]	1832	1		T5	8		T43	8		T120	13
pkt_types[PidTypeSetupToken]	endpoints[7]	1886	1		T5	1		T114	7		T98	5
pkt_types[PidTypeSetupToken]	endpoints[8]	1829	1		T5	2		T115	15		T120	3
pkt_types[PidTypeSetupToken]	endpoints[9]	1734	1		T98	4		T120	1		T94	19
pkt_types[PidTypeSetupToken]	endpoints[10]	2031	1		T5	1		T6	3		T114	8
pkt_types[PidTypeSetupToken]	endpoints[11]	1802	1		T5	11		T6	9		T98	7
pkt_types[PidTypeOutToken]	invalid_ep[12]	3054	1		T98	12		T94	27		T99	24
pkt_types[PidTypeOutToken]	invalid_ep[13]	3181	1		T98	12		T94	40		T99	12
pkt_types[PidTypeOutToken]	invalid_ep[14]	3195	1		T98	10		T94	39		T99	14
pkt_types[PidTypeOutToken]	invalid_ep[15]	3136	1		T98	11		T94	37		T99	16
pkt_types[PidTypeOutToken]	endpoints[0]	11809	1		T3	1		T30	1		T33	21
pkt_types[PidTypeOutToken]	endpoints[1]	9056	1		T2	1		T30	1		T33	26
pkt_types[PidTypeOutToken]	endpoints[2]	6988	1		T1	1		T30	1		T33	20
pkt_types[PidTypeOutToken]	endpoints[3]	9541	1		T30	1		T33	20		T5	11
pkt_types[PidTypeOutToken]	endpoints[4]	6378	1		T30	1		T33	20		T60	1
pkt_types[PidTypeOutToken]	endpoints[5]	6787	1		T30	1		T33	21		T4	53
pkt_types[PidTypeOutToken]	endpoints[6]	8028	1		T30	1		T33	19		T76	1
pkt_types[PidTypeOutToken]	endpoints[7]	7639	1		T30	1		T33	16		T5	1
pkt_types[PidTypeOutToken]	endpoints[8]	6154	1		T30	1		T32	1		T33	21
pkt_types[PidTypeOutToken]	endpoints[9]	6409	1		T30	1		T33	17		T6	13
pkt_types[PidTypeOutToken]	endpoints[10]	8506	1		T30	1		T33	20		T109	1
pkt_types[PidTypeOutToken]	endpoints[11]	8147	1		T30	1		T33	24		T5	4
pkt_types[PidTypeInToken]	invalid_ep[12]	1016	1		T94	23		T99	8		T100	16
pkt_types[PidTypeInToken]	invalid_ep[13]	995	1		T94	12		T99	10		T100	11
pkt_types[PidTypeInToken]	invalid_ep[14]	1032	1		T94	19		T99	10		T100	15
pkt_types[PidTypeInToken]	invalid_ep[15]	1043	1		T94	16		T99	13		T100	12
pkt_types[PidTypeInToken]	endpoints[0]	5848	1		T29	2		T30	1		T33	16
pkt_types[PidTypeInToken]	endpoints[1]	6682	1		T2	1		T30	1		T33	15
pkt_types[PidTypeInToken]	endpoints[2]	6592	1		T1	1		T30	1		T33	14
pkt_types[PidTypeInToken]	endpoints[3]	5849	1		T30	1		T33	18		T5	16
pkt_types[PidTypeInToken]	endpoints[4]	5429	1		T30	1		T33	27		T5	3
pkt_types[PidTypeInToken]	endpoints[5]	6152	1		T30	1		T33	25		T4	107
pkt_types[PidTypeInToken]	endpoints[6]	6543	1		T30	1		T33	17		T5	16
pkt_types[PidTypeInToken]	endpoints[7]	6253	1		T30	1		T33	14		T5	1
pkt_types[PidTypeInToken]	endpoints[8]	6191	1		T30	1		T32	1		T33	21
pkt_types[PidTypeInToken]	endpoints[9]	5471	1		T30	1		T33	20		T5	1
pkt_types[PidTypeInToken]	endpoints[10]	6529	1		T30	1		T33	16		T5	17
pkt_types[PidTypeInToken]	endpoints[11]	6660	1		T30	1		T33	17		T5	17