Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_ret_aon__regs_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	144768	1			T11	25		T12	841		T13	115
values[2]	10523	1			T11	3		T12	135		T85	3
values[3]	3875	1			T12	22		T58	2		T91	9
values[4]	2167	1			T12	2		T91	4		T237	5
values[5]	1402	1			T91	8		T237	3		T333	1
values[6]	1031	1			T91	6		T237	6		T333	1
values[7]	793	1			T91	5		T237	17		T333	1
values[8]	574	1			T91	5		T237	8		T333	1
values[9]	566	1			T91	9		T237	6		T333	1
values[10]	445	1			T91	3		T237	10		T333	1
values[11]	357	1			T91	2		T237	9		T333	1
values[12]	328	1			T91	5		T237	7		T333	1
values[13]	403	1			T91	5		T237	10		T333	1
values[14]	353	1			T91	7		T237	7		T333	1
values[15]	311	1			T91	6		T333	1		T66	1
values[16]	291	1			T91	15		T333	1		T66	1
values[17]	291	1			T91	7		T333	1		T66	1
values[18]	306	1			T91	6		T333	1		T66	1
values[19]	326	1			T91	8		T333	1		T66	1
values[20]	319	1			T91	11		T333	1		T66	1
values[21]	336	1			T91	5		T333	1		T66	1
values[22]	291	1			T91	9		T333	1		T66	1
values[23]	302	1			T91	4		T333	1		T66	1
values[24]	277	1			T91	10		T333	1		T66	1
values[25]	322	1			T91	4		T333	1		T66	1
values[26]	303	1			T91	11		T333	2		T66	1
values[27]	263	1			T91	5		T333	1		T66	1
values[28]	325	1			T91	2		T333	1		T66	1
values[29]	291	1			T91	4		T333	1		T66	1
values[30]	292	1			T91	2		T333	1		T66	1
values[31]	302	1			T91	7		T333	1		T66	1
values[32]	325	1			T91	7		T333	1		T66	1
values[33]	279	1			T91	15		T333	1		T66	1
values[34]	305	1			T91	15		T333	1		T66	1
values[35]	309	1			T91	5		T333	1		T66	1
values[36]	280	1			T91	12		T333	1		T66	1
values[37]	289	1			T91	3		T333	1		T66	1
values[38]	313	1			T91	3		T333	1		T66	1
values[39]	273	1			T91	3		T333	1		T66	1
values[40]	288	1			T91	11		T333	1		T66	1
values[41]	295	1			T91	10		T333	2		T66	1
values[42]	262	1			T91	6		T333	1		T66	1
values[43]	246	1			T91	4		T333	1		T66	1
values[44]	286	1			T91	11		T333	1		T66	1
values[45]	269	1			T91	6		T333	1		T66	1
values[46]	238	1			T91	8		T333	1		T66	1
values[47]	273	1			T91	18		T333	1		T66	1
values[48]	267	1			T91	9		T333	1		T66	1
values[49]	254	1			T91	10		T333	1		T66	1
values[50]	218	1			T91	2		T333	1		T66	1
values[51]	234	1			T91	5		T333	1		T66	1
values[52]	199	1			T91	4		T333	1		T66	1
values[53]	241	1			T91	7		T333	1		T66	1
values[54]	212	1			T91	5		T333	1		T66	1
values[55]	230	1			T91	4		T333	1		T66	1
values[56]	205	1			T91	5		T333	1		T66	1
values[57]	187	1			T91	3		T333	1		T66	1
values[58]	183	1			T91	10		T333	1		T66	1
values[59]	224	1			T91	6		T333	1		T66	1
values[60]	197	1			T91	7		T333	1		T66	1
values[61]	186	1			T91	7		T333	1		T66	1
values[62]	185	1			T91	7		T333	1		T66	1
values[63]	197	1			T91	10		T333	1		T66	1
values[64]	177	1			T91	7		T333	1		T66	1
values[65]	158	1			T91	6		T333	1		T66	1
values[66]	195	1			T91	3		T333	1		T66	1
values[67]	185	1			T91	8		T333	1		T66	1
values[68]	192	1			T91	5		T333	1		T66	1
values[69]	154	1			T91	6		T333	1		T66	1
values[70]	191	1			T91	13		T333	1		T66	1
values[71]	157	1			T91	7		T333	1		T66	1
values[72]	139	1			T91	5		T333	1		T66	1
values[73]	144	1			T91	5		T333	1		T66	1
values[74]	111	1			T91	1		T333	1		T66	1
values[75]	104	1			T333	1		T66	1		T68	8
values[76]	107	1			T333	1		T66	1		T68	7
values[77]	102	1			T333	1		T66	1		T68	5
values[78]	78	1			T333	1		T66	1		T68	7
values[79]	82	1			T333	1		T66	1		T68	10
values[80]	95	1			T333	1		T66	1		T68	8
values[81]	110	1			T333	1		T66	1		T68	7
values[82]	107	1			T333	1		T66	1		T68	2
values[83]	105	1			T333	1		T66	1		T68	6
values[84]	114	1			T333	1		T66	1		T68	6
values[85]	99	1			T333	1		T66	1		T68	2
values[86]	95	1			T333	1		T66	11		T68	9
values[87]	82	1			T333	1		T66	1		T68	4
values[88]	89	1			T333	1		T66	2		T68	6
values[89]	109	1			T333	1		T66	5		T68	4
values[90]	94	1			T333	1		T66	4		T68	9
values[91]	96	1			T333	1		T66	2		T68	6
values[92]	104	1			T333	1		T66	3		T68	5
values[93]	71	1			T333	1		T66	3		T68	4
values[94]	79	1			T333	1		T66	1		T68	2
values[95]	95	1			T333	4		T66	1		T68	5
values[96]	118	1			T333	2		T66	5		T68	12
values[97]	80	1			T333	1		T66	1		T68	4
values[98]	81	1			T333	8		T66	7		T68	5
values[99]	64	1			T333	2		T66	2		T68	5
values[100]	62	1			T333	1		T66	2		T68	8
values[101]	66	1			T333	2		T66	3		T68	3
values[102]	65	1			T333	2		T66	1		T68	7
values[103]	79	1			T333	1		T66	3		T68	5
values[104]	96	1			T333	1		T66	1		T68	2
values[105]	83	1			T333	1		T66	2		T68	1
values[106]	66	1			T333	1		T66	1		T68	5
values[107]	66	1			T333	1		T66	2		T68	7
values[108]	82	1			T333	3		T66	3		T68	7
values[109]	89	1			T333	2		T66	1		T68	2
values[110]	45	1			T333	1		T66	2		T68	1
values[111]	58	1			T333	1		T66	2		T352	6
values[112]	60	1			T333	1		T66	4		T352	1
values[113]	59	1			T333	1		T66	2		T352	1
values[114]	73	1			T333	1		T66	2		T352	10
values[115]	59	1			T333	1		T66	2		T352	2
values[116]	62	1			T333	4		T66	1		T352	1
values[117]	56	1			T333	1		T66	2		T352	3
values[118]	70	1			T333	1		T66	1		T352	3
values[119]	56	1			T333	1		T66	2		T352	1
values[120]	55	1			T333	3		T66	1		T352	1
values[121]	58	1			T333	1		T66	1		T352	1
values[122]	61	1			T333	1		T66	4		T352	4
values[123]	60	1			T333	1		T66	1		T352	1
values[124]	91	1			T333	3		T66	2		T352	1
values[125]	118	1			T333	7		T66	1		T352	1
values[126]	205	1			T333	4		T66	1		T352	3
values[127]	770	1			T333	27		T66	28		T352	32
values[128]	4554	1			T333	310		T66	272		T352	359