Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.gpio_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	143547	1			T11	161		T12	11		T13	14
values[2]	9365	1			T14	16		T28	87		T79	1
values[3]	3454	1			T28	19		T53	117		T80	1
values[4]	1991	1			T28	5		T53	108		T78	5
values[5]	1447	1			T53	103		T78	1		T68	9
values[6]	1071	1			T53	67		T68	3		T82	1
values[7]	789	1			T53	42		T68	4		T82	1
values[8]	539	1			T53	10		T68	12		T82	1
values[9]	552	1			T53	16		T68	17		T82	1
values[10]	465	1			T53	11		T68	11		T82	1
values[11]	430	1			T53	15		T68	10		T82	1
values[12]	389	1			T53	4		T68	6		T82	1
values[13]	377	1			T68	4		T82	1		T322	1
values[14]	373	1			T68	8		T82	1		T322	1
values[15]	398	1			T68	5		T82	1		T322	1
values[16]	407	1			T68	5		T82	1		T322	1
values[17]	361	1			T68	25		T82	1		T322	1
values[18]	356	1			T68	5		T82	1		T322	1
values[19]	280	1			T68	5		T82	1		T322	1
values[20]	353	1			T68	5		T82	1		T322	1
values[21]	341	1			T68	9		T82	1		T322	1
values[22]	351	1			T68	7		T82	1		T322	1
values[23]	341	1			T68	7		T82	1		T322	1
values[24]	346	1			T68	11		T82	1		T322	1
values[25]	334	1			T68	10		T82	1		T322	1
values[26]	331	1			T68	5		T82	1		T322	1
values[27]	299	1			T68	6		T82	1		T322	1
values[28]	293	1			T68	4		T82	1		T322	1
values[29]	331	1			T68	5		T82	1		T322	1
values[30]	367	1			T68	11		T82	1		T322	1
values[31]	313	1			T68	9		T82	1		T322	1
values[32]	358	1			T68	11		T82	1		T322	1
values[33]	373	1			T68	8		T82	1		T322	1
values[34]	326	1			T68	5		T82	1		T322	1
values[35]	349	1			T68	3		T82	1		T322	1
values[36]	294	1			T68	3		T82	1		T322	1
values[37]	357	1			T68	13		T82	1		T322	1
values[38]	323	1			T68	4		T82	1		T322	1
values[39]	307	1			T68	7		T82	1		T322	1
values[40]	305	1			T68	12		T82	1		T322	1
values[41]	304	1			T68	6		T82	1		T322	1
values[42]	259	1			T82	1		T322	1		T91	10
values[43]	290	1			T82	1		T322	1		T91	6
values[44]	319	1			T82	1		T322	1		T91	7
values[45]	270	1			T82	1		T322	1		T91	8
values[46]	326	1			T82	1		T322	1		T91	5
values[47]	292	1			T82	1		T322	1		T91	6
values[48]	299	1			T82	1		T322	1		T91	6
values[49]	316	1			T82	1		T322	1		T91	2
values[50]	302	1			T82	1		T322	1		T91	16
values[51]	242	1			T82	1		T322	1		T91	5
values[52]	247	1			T82	1		T322	1		T91	5
values[53]	250	1			T82	1		T322	1		T91	5
values[54]	309	1			T82	1		T322	1		T91	4
values[55]	281	1			T82	1		T322	1		T91	5
values[56]	300	1			T82	1		T322	1		T91	6
values[57]	282	1			T82	1		T322	1		T91	7
values[58]	307	1			T82	1		T322	1		T91	10
values[59]	305	1			T82	1		T322	1		T91	10
values[60]	293	1			T82	1		T322	1		T91	6
values[61]	221	1			T82	1		T322	1		T91	8
values[62]	203	1			T82	1		T322	1		T91	7
values[63]	172	1			T82	1		T322	1		T91	4
values[64]	189	1			T82	1		T322	1		T91	7
values[65]	199	1			T82	1		T322	1		T91	6
values[66]	174	1			T82	1		T322	1		T91	7
values[67]	181	1			T82	1		T322	1		T91	5
values[68]	181	1			T82	1		T322	1		T91	8
values[69]	170	1			T82	1		T322	1		T91	8
values[70]	146	1			T82	1		T322	1		T91	8
values[71]	169	1			T82	1		T322	1		T91	16
values[72]	111	1			T82	1		T322	1		T91	6
values[73]	121	1			T82	1		T322	1		T91	5
values[74]	144	1			T82	1		T322	1		T91	5
values[75]	94	1			T82	1		T322	1		T91	7
values[76]	78	1			T82	1		T322	1		T91	2
values[77]	78	1			T82	1		T322	1		T91	5
values[78]	72	1			T82	1		T322	1		T91	11
values[79]	83	1			T82	1		T322	1		T91	12
values[80]	72	1			T82	1		T322	1		T91	6
values[81]	91	1			T82	1		T322	1		T91	13
values[82]	98	1			T82	1		T322	1		T91	10
values[83]	84	1			T82	1		T322	1		T91	5
values[84]	110	1			T82	1		T322	1		T91	6
values[85]	95	1			T82	1		T322	1		T91	5
values[86]	82	1			T82	1		T322	1		T91	4
values[87]	81	1			T82	1		T322	1		T91	3
values[88]	75	1			T82	1		T322	1		T91	8
values[89]	78	1			T82	1		T322	1		T91	8
values[90]	76	1			T82	1		T322	1		T91	2
values[91]	84	1			T82	1		T322	1		T91	6
values[92]	94	1			T82	1		T322	1		T91	3
values[93]	81	1			T82	1		T322	1		T91	2
values[94]	90	1			T82	1		T322	1		T91	7
values[95]	76	1			T82	1		T322	1		T91	6
values[96]	75	1			T82	2		T322	1		T91	9
values[97]	85	1			T82	1		T322	1		T91	4
values[98]	67	1			T82	1		T322	1		T91	5
values[99]	80	1			T82	1		T322	1		T91	6
values[100]	85	1			T82	1		T322	1		T91	3
values[101]	75	1			T82	1		T322	1		T91	6
values[102]	97	1			T82	1		T322	1		T91	9
values[103]	83	1			T82	1		T322	1		T91	3
values[104]	81	1			T82	1		T322	1		T91	3
values[105]	77	1			T82	1		T322	1		T91	8
values[106]	72	1			T82	1		T322	1		T91	8
values[107]	76	1			T82	1		T322	1		T91	7
values[108]	89	1			T82	1		T322	1		T91	3
values[109]	88	1			T82	1		T322	1		T91	7
values[110]	94	1			T82	1		T322	1		T91	12
values[111]	107	1			T82	1		T322	1		T91	6
values[112]	84	1			T82	1		T322	2		T91	7
values[113]	104	1			T82	1		T322	1		T91	13
values[114]	85	1			T82	1		T322	1		T91	9
values[115]	83	1			T82	1		T322	1		T91	3
values[116]	79	1			T82	1		T322	1		T91	2
values[117]	79	1			T82	1		T322	1		T91	1
values[118]	98	1			T82	1		T322	1		T91	3
values[119]	98	1			T82	1		T322	1		T91	12
values[120]	103	1			T82	1		T322	1		T91	10
values[121]	86	1			T82	2		T322	1		T91	3
values[122]	70	1			T82	1		T322	1		T91	2
values[123]	58	1			T82	1		T322	1		T91	5
values[124]	60	1			T82	1		T322	1		T91	7
values[125]	102	1			T82	2		T322	1		T91	6
values[126]	171	1			T82	3		T322	1		T91	11
values[127]	978	1			T82	23		T322	36		T91	26
values[128]	7904	1			T82	273		T322	342		T91	14