Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sensor_ctrl_aon_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	143479	1			T11	159		T12	14		T13	10
values[2]	9548	1			T14	1		T28	1		T53	13
values[3]	3757	1			T54	1		T68	8		T204	4
values[4]	2427	1			T68	3		T204	7		T82	1
values[5]	1492	1			T204	12		T82	1		T63	2
values[6]	1064	1			T204	7		T82	1		T315	22
values[7]	794	1			T204	4		T82	1		T315	7
values[8]	626	1			T204	4		T82	1		T315	1
values[9]	586	1			T204	9		T82	1		T58	12
values[10]	436	1			T204	5		T82	1		T58	16
values[11]	416	1			T204	3		T82	1		T58	9
values[12]	408	1			T204	3		T82	1		T58	10
values[13]	371	1			T204	2		T82	1		T58	22
values[14]	308	1			T204	5		T82	1		T58	13
values[15]	284	1			T204	3		T82	1		T58	14
values[16]	319	1			T204	11		T82	1		T58	13
values[17]	297	1			T204	11		T82	1		T58	14
values[18]	311	1			T204	13		T82	1		T58	13
values[19]	270	1			T204	7		T82	1		T58	17
values[20]	348	1			T204	3		T82	1		T58	32
values[21]	283	1			T204	6		T82	1		T58	12
values[22]	240	1			T204	6		T82	1		T58	14
values[23]	343	1			T204	5		T82	1		T58	24
values[24]	273	1			T204	6		T82	1		T58	14
values[25]	298	1			T204	2		T82	1		T58	12
values[26]	266	1			T204	5		T82	1		T58	11
values[27]	299	1			T204	6		T82	1		T58	14
values[28]	290	1			T204	3		T82	1		T58	10
values[29]	311	1			T204	2		T82	1		T58	21
values[30]	306	1			T204	9		T82	1		T58	21
values[31]	323	1			T204	5		T82	1		T58	21
values[32]	303	1			T204	6		T82	1		T58	21
values[33]	294	1			T204	3		T82	1		T58	17
values[34]	309	1			T204	6		T82	1		T58	16
values[35]	289	1			T204	10		T82	1		T58	12
values[36]	273	1			T204	8		T82	2		T58	12
values[37]	258	1			T204	4		T82	1		T58	19
values[38]	259	1			T204	3		T82	1		T58	17
values[39]	286	1			T204	5		T82	1		T58	10
values[40]	271	1			T204	6		T82	1		T58	16
values[41]	261	1			T204	8		T82	1		T58	12
values[42]	240	1			T204	8		T82	1		T58	15
values[43]	270	1			T204	3		T82	1		T58	18
values[44]	256	1			T204	3		T82	1		T58	15
values[45]	260	1			T204	6		T82	1		T58	19
values[46]	256	1			T204	5		T82	1		T58	14
values[47]	252	1			T204	4		T82	1		T58	10
values[48]	265	1			T204	12		T82	1		T58	11
values[49]	283	1			T204	8		T82	1		T58	15
values[50]	245	1			T204	9		T82	1		T58	15
values[51]	271	1			T204	13		T82	1		T58	19
values[52]	262	1			T204	4		T82	1		T58	12
values[53]	249	1			T204	5		T82	1		T58	18
values[54]	284	1			T204	8		T82	1		T58	23
values[55]	222	1			T204	8		T82	1		T58	11
values[56]	262	1			T204	2		T82	1		T58	15
values[57]	242	1			T204	3		T82	1		T58	11
values[58]	228	1			T204	7		T82	1		T58	11
values[59]	251	1			T204	5		T82	1		T58	13
values[60]	210	1			T204	11		T82	1		T58	10
values[61]	244	1			T204	14		T82	1		T58	14
values[62]	167	1			T204	7		T82	1		T58	15
values[63]	199	1			T204	2		T82	1		T58	8
values[64]	187	1			T204	8		T82	1		T58	6
values[65]	145	1			T204	8		T82	1		T333	1
values[66]	128	1			T204	6		T82	1		T333	1
values[67]	125	1			T204	4		T82	1		T333	1
values[68]	113	1			T204	5		T82	1		T333	1
values[69]	128	1			T204	5		T82	1		T333	1
values[70]	107	1			T204	10		T82	1		T333	1
values[71]	105	1			T204	6		T82	1		T333	1
values[72]	94	1			T204	7		T82	1		T333	1
values[73]	108	1			T204	9		T82	1		T333	1
values[74]	94	1			T204	14		T82	1		T333	1
values[75]	86	1			T204	14		T82	1		T333	1
values[76]	83	1			T204	16		T82	1		T333	1
values[77]	94	1			T204	12		T82	1		T333	1
values[78]	78	1			T204	8		T82	1		T333	1
values[79]	62	1			T204	8		T82	1		T333	1
values[80]	54	1			T204	7		T82	1		T333	1
values[81]	54	1			T204	3		T82	1		T333	1
values[82]	73	1			T204	12		T82	1		T333	1
values[83]	54	1			T204	8		T82	1		T333	1
values[84]	68	1			T204	18		T82	2		T333	1
values[85]	86	1			T204	21		T82	3		T333	1
values[86]	80	1			T204	13		T82	5		T333	1
values[87]	57	1			T204	5		T82	1		T333	1
values[88]	69	1			T204	6		T82	1		T333	1
values[89]	74	1			T204	5		T82	3		T333	1
values[90]	91	1			T204	5		T82	5		T333	1
values[91]	68	1			T204	3		T82	2		T333	1
values[92]	71	1			T204	9		T82	2		T333	1
values[93]	77	1			T204	8		T82	5		T333	1
values[94]	82	1			T204	3		T82	1		T333	1
values[95]	86	1			T204	6		T82	2		T333	1
values[96]	79	1			T204	3		T82	2		T333	1
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values[98]	74	1			T204	6		T82	4		T333	2
values[99]	69	1			T204	9		T82	1		T333	2
values[100]	86	1			T204	12		T82	3		T333	1
values[101]	83	1			T204	5		T82	1		T333	2
values[102]	77	1			T204	2		T82	2		T333	3
values[103]	81	1			T204	8		T82	1		T333	1
values[104]	94	1			T204	10		T82	2		T333	4
values[105]	93	1			T204	3		T82	5		T333	4
values[106]	81	1			T204	2		T82	1		T333	1
values[107]	89	1			T204	10		T82	3		T333	3
values[108]	72	1			T204	6		T82	3		T333	2
values[109]	91	1			T82	1		T333	10		T316	1
values[110]	76	1			T82	2		T333	1		T316	1
values[111]	61	1			T82	3		T333	3		T316	1
values[112]	71	1			T82	3		T333	3		T316	2
values[113]	82	1			T82	3		T333	2		T316	4
values[114]	85	1			T82	2		T333	2		T316	2
values[115]	64	1			T82	1		T333	3		T316	1
values[116]	93	1			T82	2		T333	7		T316	1
values[117]	88	1			T82	3		T333	2		T316	1
values[118]	105	1			T82	2		T333	4		T316	1
values[119]	91	1			T82	1		T333	2		T316	6
values[120]	94	1			T82	1		T333	1		T316	8
values[121]	69	1			T82	1		T333	2		T316	1
values[122]	86	1			T82	1		T333	2		T316	1
values[123]	95	1			T82	2		T333	4		T316	1
values[124]	84	1			T82	2		T333	1		T316	2
values[125]	74	1			T82	1		T333	2		T316	2
values[126]	122	1			T82	3		T333	2		T316	3
values[127]	969	1			T82	27		T333	25		T316	26
values[128]	9193	1			T82	312		T333	278		T316	307