Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sysrst_ctrl_aon_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	143200	1			T11	165		T12	16		T13	13
values[2]	10184	1			T14	1		T28	11		T79	2
values[3]	3824	1			T64	4		T54	1		T68	4
values[4]	2098	1			T64	4		T54	1		T68	12
values[5]	1274	1			T68	4		T82	1		T322	1
values[6]	925	1			T68	15		T82	1		T322	1
values[7]	739	1			T68	14		T82	1		T322	1
values[8]	599	1			T68	4		T82	1		T322	1
values[9]	473	1			T68	9		T82	1		T322	1
values[10]	399	1			T68	6		T82	1		T322	1
values[11]	327	1			T68	3		T82	1		T322	1
values[12]	288	1			T68	5		T82	1		T322	2
values[13]	308	1			T68	6		T82	1		T322	1
values[14]	283	1			T68	10		T82	1		T322	1
values[15]	294	1			T68	9		T82	1		T322	1
values[16]	255	1			T68	7		T82	1		T322	1
values[17]	343	1			T68	5		T82	1		T322	1
values[18]	283	1			T68	4		T82	1		T322	1
values[19]	247	1			T68	4		T82	1		T322	1
values[20]	281	1			T68	7		T82	1		T322	1
values[21]	342	1			T68	6		T82	1		T322	1
values[22]	276	1			T68	25		T82	1		T322	1
values[23]	254	1			T68	11		T82	1		T322	1
values[24]	229	1			T68	7		T82	1		T322	1
values[25]	279	1			T68	6		T82	1		T322	1
values[26]	228	1			T68	11		T82	1		T322	1
values[27]	266	1			T68	8		T82	1		T322	1
values[28]	288	1			T68	9		T82	1		T322	1
values[29]	270	1			T68	8		T82	1		T322	1
values[30]	332	1			T68	18		T82	1		T322	1
values[31]	292	1			T68	12		T82	1		T322	1
values[32]	303	1			T68	8		T82	1		T322	1
values[33]	324	1			T68	3		T82	1		T322	1
values[34]	252	1			T68	5		T82	1		T322	1
values[35]	236	1			T68	4		T82	1		T322	1
values[36]	236	1			T68	13		T82	1		T322	1
values[37]	260	1			T68	21		T82	1		T322	1
values[38]	261	1			T68	7		T82	1		T322	1
values[39]	304	1			T68	9		T82	1		T322	1
values[40]	276	1			T68	8		T82	1		T322	1
values[41]	256	1			T68	4		T82	1		T322	1
values[42]	246	1			T68	3		T82	1		T322	1
values[43]	262	1			T68	6		T82	1		T322	1
values[44]	297	1			T68	10		T82	1		T322	1
values[45]	265	1			T68	5		T82	1		T322	1
values[46]	226	1			T68	8		T82	1		T322	1
values[47]	267	1			T68	9		T82	1		T322	1
values[48]	256	1			T68	5		T82	1		T322	1
values[49]	281	1			T68	7		T82	1		T322	1
values[50]	239	1			T68	3		T82	1		T322	1
values[51]	230	1			T68	5		T82	1		T322	1
values[52]	232	1			T68	6		T82	1		T322	1
values[53]	250	1			T68	4		T82	1		T322	1
values[54]	239	1			T68	4		T82	1		T322	1
values[55]	292	1			T68	7		T82	1		T322	1
values[56]	204	1			T68	4		T82	1		T322	1
values[57]	223	1			T68	7		T82	1		T322	1
values[58]	222	1			T68	6		T82	1		T322	1
values[59]	209	1			T68	5		T82	1		T322	1
values[60]	223	1			T68	12		T82	1		T322	1
values[61]	215	1			T68	9		T82	1		T322	1
values[62]	178	1			T82	1		T322	1		T91	1
values[63]	174	1			T82	1		T322	1		T91	2
values[64]	196	1			T82	1		T322	1		T91	2
values[65]	150	1			T82	1		T322	1		T91	2
values[66]	149	1			T82	1		T322	1		T91	7
values[67]	155	1			T82	1		T322	1		T91	1
values[68]	133	1			T82	1		T322	1		T91	1
values[69]	96	1			T82	1		T322	1		T91	3
values[70]	94	1			T82	1		T322	1		T91	2
values[71]	87	1			T82	1		T322	1		T91	1
values[72]	77	1			T82	1		T322	1		T91	1
values[73]	60	1			T82	1		T322	1		T91	2
values[74]	55	1			T82	1		T322	1		T91	4
values[75]	64	1			T82	1		T322	1		T91	1
values[76]	54	1			T82	1		T322	1		T91	2
values[77]	83	1			T82	1		T322	1		T91	5
values[78]	94	1			T82	1		T322	1		T91	1
values[79]	69	1			T82	1		T322	1		T91	2
values[80]	69	1			T82	1		T322	1		T91	2
values[81]	72	1			T82	1		T322	1		T91	2
values[82]	87	1			T82	1		T322	1		T91	2
values[83]	87	1			T82	1		T322	1		T91	2
values[84]	83	1			T82	1		T322	1		T91	7
values[85]	97	1			T82	1		T322	1		T91	2
values[86]	101	1			T82	1		T322	1		T91	1
values[87]	77	1			T82	1		T322	1		T91	2
values[88]	104	1			T82	1		T322	1		T91	3
values[89]	94	1			T82	1		T322	1		T91	2
values[90]	77	1			T82	1		T322	1		T91	3
values[91]	89	1			T82	1		T322	1		T91	8
values[92]	84	1			T82	1		T322	1		T91	6
values[93]	78	1			T82	1		T322	1		T91	4
values[94]	94	1			T82	1		T322	1		T91	1
values[95]	84	1			T82	1		T322	1		T91	7
values[96]	97	1			T82	1		T322	1		T91	5
values[97]	83	1			T82	1		T322	1		T91	3
values[98]	123	1			T82	1		T322	1		T91	1
values[99]	101	1			T82	1		T322	1		T91	3
values[100]	69	1			T82	1		T322	1		T91	2
values[101]	77	1			T82	1		T322	1		T91	4
values[102]	87	1			T82	1		T322	1		T91	8
values[103]	59	1			T82	1		T322	2		T91	1
values[104]	81	1			T82	1		T322	1		T91	1
values[105]	94	1			T82	2		T322	1		T91	5
values[106]	81	1			T82	3		T322	5		T91	1
values[107]	92	1			T82	1		T322	1		T91	4
values[108]	78	1			T82	3		T322	2		T91	2
values[109]	73	1			T82	3		T322	3		T91	2
values[110]	80	1			T82	1		T322	2		T91	1
values[111]	73	1			T82	1		T322	1		T91	1
values[112]	68	1			T82	1		T322	1		T91	3
values[113]	99	1			T82	1		T322	1		T91	4
values[114]	65	1			T82	1		T322	1		T91	2
values[115]	74	1			T82	1		T322	3		T91	5
values[116]	71	1			T82	2		T322	1		T91	3
values[117]	56	1			T82	1		T322	1		T91	3
values[118]	73	1			T82	2		T322	3		T91	4
values[119]	60	1			T82	2		T322	2		T91	2
values[120]	65	1			T82	2		T322	1		T91	2
values[121]	61	1			T82	2		T322	1		T91	3
values[122]	67	1			T82	1		T322	2		T91	3
values[123]	71	1			T82	4		T322	3		T91	9
values[124]	81	1			T82	2		T322	2		T91	11
values[125]	62	1			T82	1		T322	1		T91	5
values[126]	91	1			T82	1		T322	5		T91	9
values[127]	928	1			T82	25		T322	38		T91	19
values[128]	8828	1			T82	313		T322	350		T91	7