Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_main__ram_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	192	0	192	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	1305433	1			T73	43		T75	48		T78	634
values[2]	84960	1			T73	2		T78	95		T118	88
values[3]	11899	1			T78	6		T118	28		T393	5
values[4]	3481	1			T118	9		T508	11		T710	2
values[5]	1736	1			T118	3		T508	8		T710	1
values[6]	1222	1			T118	2		T508	4		T710	2
values[7]	970	1			T118	1		T508	1		T710	1
values[8]	805	1			T710	1		T464	2		T445	23
values[9]	684	1			T710	1		T464	2		T445	34
values[10]	591	1			T710	4		T464	4		T445	44
values[11]	551	1			T710	3		T464	1		T445	42
values[12]	429	1			T710	1		T464	2		T445	19
values[13]	361	1			T710	1		T464	4		T445	14
values[14]	337	1			T710	2		T464	3		T445	5
values[15]	305	1			T710	2		T464	3		T445	4
values[16]	353	1			T710	1		T464	1		T445	7
values[17]	426	1			T710	1		T464	2		T445	2
values[18]	442	1			T710	1		T464	2		T445	3
values[19]	411	1			T710	1		T464	3		T445	3
values[20]	389	1			T710	2		T464	1		T445	1
values[21]	411	1			T710	1		T464	1		T445	2
values[22]	400	1			T710	2		T464	4		T445	2
values[23]	345	1			T710	2		T464	6		T445	11
values[24]	336	1			T710	3		T464	1		T445	3
values[25]	354	1			T710	1		T464	1		T445	7
values[26]	320	1			T710	1		T464	4		T445	8
values[27]	317	1			T710	3		T464	2		T445	11
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values[39]	266	1			T710	2		T464	1		T468	1
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values[187]	131	1			T710	12		T464	3		T783	1
values[188]	192	1			T710	38		T464	4		T783	1
values[189]	371	1			T710	43		T464	13		T783	6
values[190]	877	1			T710	126		T464	49		T783	3
values[191]	1882	1			T710	181		T464	106		T783	37
values[192]	7927	1			T710	74		T464	67		T783	353