Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_ret_aon__ram_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	142267	1			T75	204		T76	36		T77	428
values[2]	8807	1			T77	3		T143	2		T456	1
values[3]	3008	1			T428	128		T841	11		T710	12
values[4]	1762	1			T428	51		T841	2		T710	6
values[5]	1094	1			T428	27		T841	1		T710	6
values[6]	726	1			T428	25		T710	4		T843	1
values[7]	541	1			T428	6		T710	2		T843	1
values[8]	427	1			T428	1		T710	6		T843	1
values[9]	383	1			T710	1		T843	1		T672	8
values[10]	311	1			T843	1		T672	7		T852	7
values[11]	316	1			T843	1		T672	7		T852	8
values[12]	332	1			T843	1		T672	3		T852	7
values[13]	306	1			T843	1		T672	5		T852	6
values[14]	276	1			T843	1		T672	4		T852	11
values[15]	332	1			T843	1		T672	2		T852	9
values[16]	299	1			T843	1		T672	3		T852	4
values[17]	283	1			T843	1		T672	6		T852	7
values[18]	282	1			T843	1		T672	2		T852	5
values[19]	291	1			T843	1		T672	3		T852	10
values[20]	277	1			T843	1		T672	7		T852	7
values[21]	249	1			T843	1		T672	3		T852	9
values[22]	227	1			T843	1		T672	4		T852	15
values[23]	267	1			T843	1		T672	4		T852	12
values[24]	279	1			T843	1		T672	3		T852	5
values[25]	270	1			T843	1		T672	4		T852	6
values[26]	281	1			T843	1		T672	9		T852	6
values[27]	231	1			T843	1		T672	7		T852	6
values[28]	313	1			T843	1		T672	6		T852	17
values[29]	230	1			T843	1		T672	12		T852	5
values[30]	247	1			T843	1		T672	11		T852	10
values[31]	235	1			T843	1		T672	7		T852	6
values[32]	257	1			T843	1		T672	9		T852	6
values[33]	244	1			T843	1		T672	10		T852	7
values[34]	236	1			T843	1		T672	5		T852	4
values[35]	283	1			T843	1		T672	6		T852	4
values[36]	275	1			T843	1		T672	11		T852	7
values[37]	262	1			T843	1		T672	6		T852	8
values[38]	228	1			T843	1		T672	8		T852	10
values[39]	239	1			T843	1		T672	6		T852	12
values[40]	294	1			T843	1		T672	4		T852	13
values[41]	293	1			T843	1		T672	4		T582	5
values[42]	319	1			T843	1		T672	5		T582	25
values[43]	262	1			T843	1		T672	3		T582	9
values[44]	216	1			T843	1		T672	1		T582	9
values[45]	205	1			T843	1		T672	2		T582	9
values[46]	225	1			T843	1		T672	3		T582	7
values[47]	258	1			T843	1		T672	2		T582	5
values[48]	225	1			T843	1		T672	2		T582	3
values[49]	244	1			T843	1		T672	3		T582	5
values[50]	181	1			T843	1		T672	4		T582	6
values[51]	211	1			T843	1		T672	1		T582	13
values[52]	192	1			T843	1		T672	1		T582	4
values[53]	227	1			T843	1		T672	4		T582	4
values[54]	182	1			T843	1		T672	3		T582	3
values[55]	194	1			T843	1		T672	7		T582	3
values[56]	201	1			T843	1		T672	3		T582	11
values[57]	217	1			T843	1		T672	2		T582	10
values[58]	191	1			T843	1		T672	5		T582	9
values[59]	191	1			T843	1		T672	1		T582	15
values[60]	174	1			T843	1		T672	2		T582	8
values[61]	163	1			T843	1		T672	1		T582	15
values[62]	154	1			T843	1		T672	2		T582	7
values[63]	156	1			T843	1		T672	3		T582	5
values[64]	137	1			T843	1		T672	2		T582	9
values[65]	134	1			T843	1		T672	2		T582	13
values[66]	124	1			T843	1		T672	3		T582	12
values[67]	117	1			T843	1		T672	3		T563	12
values[68]	140	1			T843	1		T672	3		T563	6
values[69]	109	1			T843	1		T672	3		T563	5
values[70]	98	1			T843	1		T672	5		T563	3
values[71]	110	1			T843	1		T672	2		T563	5
values[72]	73	1			T843	1		T672	7		T840	1
values[73]	75	1			T843	1		T672	7		T840	1
values[74]	61	1			T843	1		T672	1		T840	1
values[75]	59	1			T843	1		T672	2		T840	1
values[76]	60	1			T843	1		T672	2		T840	1
values[77]	46	1			T843	1		T672	3		T840	1
values[78]	38	1			T843	1		T672	1		T840	1
values[79]	52	1			T843	1		T672	2		T840	1
values[80]	48	1			T843	1		T672	4		T840	1
values[81]	39	1			T843	1		T672	2		T840	1
values[82]	46	1			T843	1		T672	3		T840	1
values[83]	45	1			T843	1		T672	4		T840	1
values[84]	51	1			T843	1		T672	3		T840	1
values[85]	48	1			T843	1		T672	2		T840	1
values[86]	57	1			T843	1		T672	5		T840	1
values[87]	42	1			T843	1		T672	2		T840	1
values[88]	43	1			T843	1		T672	2		T840	1
values[89]	59	1			T843	1		T672	6		T840	1
values[90]	45	1			T843	1		T672	3		T840	2
values[91]	48	1			T843	1		T672	5		T840	4
values[92]	46	1			T843	1		T672	2		T840	4
values[93]	42	1			T843	1		T672	5		T840	1
values[94]	60	1			T843	1		T672	3		T840	2
values[95]	88	1			T843	1		T672	4		T840	2
values[96]	62	1			T843	1		T672	4		T840	4
values[97]	47	1			T843	1		T672	4		T840	2
values[98]	61	1			T843	1		T672	8		T840	3
values[99]	50	1			T843	1		T672	7		T840	1
values[100]	66	1			T843	1		T672	6		T840	7
values[101]	56	1			T843	1		T672	2		T840	7
values[102]	50	1			T843	2		T672	4		T840	1
values[103]	55	1			T843	3		T672	5		T840	2
values[104]	58	1			T843	2		T672	3		T840	3
values[105]	47	1			T843	2		T672	3		T840	5
values[106]	44	1			T843	5		T672	8		T840	2
values[107]	45	1			T843	4		T672	10		T840	1
values[108]	48	1			T843	3		T672	9		T840	2
values[109]	53	1			T843	2		T672	6		T840	2
values[110]	57	1			T843	6		T672	9		T840	9
values[111]	46	1			T843	1		T672	6		T840	5
values[112]	47	1			T843	2		T672	3		T840	2
values[113]	52	1			T843	1		T672	2		T840	7
values[114]	34	1			T843	1		T672	3		T840	1
values[115]	39	1			T843	1		T672	2		T840	2
values[116]	36	1			T843	1		T672	5		T840	2
values[117]	37	1			T843	2		T672	2		T840	2
values[118]	40	1			T843	1		T672	5		T840	1
values[119]	47	1			T843	1		T672	2		T840	5
values[120]	37	1			T843	1		T672	5		T840	1
values[121]	42	1			T843	5		T672	6		T840	1
values[122]	43	1			T843	1		T672	4		T840	1
values[123]	34	1			T843	2		T672	7		T840	1
values[124]	45	1			T843	2		T672	4		T840	1
values[125]	58	1			T843	2		T672	15		T840	1
values[126]	77	1			T843	3		T672	13		T840	3
values[127]	459	1			T843	34		T672	11		T840	24
values[128]	4167	1			T843	382		T672	7		T840	283