Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
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Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
SCOREWEIGHTGOALAT LEASTAUTO BIN MAXPRINT MISSING
79.79 1 100 1 64 64


Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_dv_keymgr_env_0.1/keymgr_env_cov.sv


Summary for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg

CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   
Variables 51 0 51 100.00
Crosses 330 77 253 76.67


Variables for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
VARIABLE   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   AUTO BIN MAX   COMMENT   
aes_sl_avail 2 0 2 100.00 100 1 1 2
aes_sl_avail_cp 2 0 2 100.00 100 1 1 2
kmac_sl_avail 2 0 2 100.00 100 1 1 2
kmac_sl_avail_cp 2 0 2 100.00 100 1 1 2
op 5 0 5 100.00 100 1 1 0
op_cp 5 0 5 100.00 100 1 1 0
otbn_sl_avail 2 0 2 100.00 100 1 1 2
otbn_sl_avail_cp 2 0 2 100.00 100 1 1 2
regwen_cp 2 0 2 100.00 100 1 1 2
sideload_clear 8 0 8 100.00 100 1 1 8
sideload_clear_cp 5 0 5 100.00 100 1 1 0
state 7 0 7 100.00 100 1 1 0
state_cp 7 0 7 100.00 100 1 1 0


Crosses for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
CROSS   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   PRINT MISSING   COMMENT   
sideload_clear_x_state_op_cross 280 58 222 79.29 100 1 1 0
sideload_clear_x_sl_avail_cross 40 19 21 52.50 100 1 1 0
sideload_clear_x_regwen_cross 10 0 10 100.00 100 1 1 0


Summary for Variable aes_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4070 1 T1 2 T2 18 T4 10
auto[1] 470 1 T2 3 T4 3 T5 1


Summary for Variable aes_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4070 1 T1 2 T2 18 T4 10
auto[1] 470 1 T2 3 T4 3 T5 1


Summary for Variable kmac_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4109 1 T1 2 T2 20 T4 13
auto[1] 431 1 T2 1 T38 1 T82 4


Summary for Variable kmac_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4109 1 T1 2 T2 20 T4 13
auto[1] 431 1 T2 1 T38 1 T82 4


Summary for Variable op

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 355 1 T2 4 T81 5 T82 1
auto[OpGenId] 928 1 T2 6 T17 1 T22 1
auto[OpGenSwOut] 888 1 T1 1 T2 2 T15 1
auto[OpGenHwOut] 2313 1 T1 1 T2 9 T4 13
auto[OpDisable] 56 1 T5 1 T46 1 T57 1


Summary for Variable op_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 355 1 T2 4 T81 5 T82 1
auto[OpGenId] 928 1 T2 6 T17 1 T22 1
auto[OpGenSwOut] 888 1 T1 1 T2 2 T15 1
auto[OpGenHwOut] 2313 1 T1 1 T2 9 T4 13
auto[OpDisable] 56 1 T5 1 T46 1 T57 1


Summary for Variable otbn_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4089 1 T1 2 T2 16 T4 13
auto[1] 451 1 T2 5 T38 1 T82 3


Summary for Variable otbn_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4089 1 T1 2 T2 16 T4 13
auto[1] 451 1 T2 5 T38 1 T82 3


Summary for Variable regwen_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for regwen_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4264 1 T1 2 T2 21 T4 13
auto[1] 276 1 T81 10 T82 3 T83 2


Summary for Variable sideload_clear

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 8 0 8 100.00


Automatically Generated Bins for sideload_clear

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1521 1 T1 1 T2 8 T4 4
auto[1] 575 1 T1 1 T2 1 T4 1
auto[2] 629 1 T2 5 T4 2 T22 2
auto[3] 613 1 T2 2 T4 1 T5 1
auto[4] 282 1 T2 1 T80 1 T83 1
auto[5] 310 1 T2 2 T4 4 T80 1
auto[6] 302 1 T2 1 T4 1 T22 1
auto[7] 308 1 T2 1 T190 2 T189 1


Summary for Variable sideload_clear_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
User Defined Bins 5 0 5 100.00


User Defined Bins for sideload_clear_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all 1202 1 T2 5 T4 5 T80 2
clear_one[1] 575 1 T1 1 T2 1 T4 1
clear_one[2] 629 1 T2 5 T4 2 T22 2
clear_one[3] 613 1 T2 2 T4 1 T5 1
clear_none 1521 1 T1 1 T2 8 T4 4


Summary for Variable state

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 896 1 T2 3 T4 5 T80 2
auto[StInit] 626 1 T1 1 T2 3 T4 1
auto[StCreatorRootKey] 496 1 T2 2 T4 1 T17 1
auto[StOwnerIntKey] 415 1 T2 3 T4 1 T80 1
auto[StOwnerKey] 385 1 T2 1 T4 1 T80 1
auto[StDisabled] 1564 1 T1 1 T2 9 T4 4
auto[StInvalid] 158 1 T25 2 T26 4 T47 3


Summary for Variable state_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 896 1 T2 3 T4 5 T80 2
auto[StInit] 626 1 T1 1 T2 3 T4 1
auto[StCreatorRootKey] 496 1 T2 2 T4 1 T17 1
auto[StOwnerIntKey] 415 1 T2 3 T4 1 T80 1
auto[StOwnerKey] 385 1 T2 1 T4 1 T80 1
auto[StDisabled] 1564 1 T1 1 T2 9 T4 4
auto[StInvalid] 158 1 T25 2 T26 4 T47 3


Summary for Cross sideload_clear_x_state_op_cross

Samples crossed: sideload_clear state op
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 280 58 222 79.29 58


Automatically Generated Cross Bins for sideload_clear_x_state_op_cross

Uncovered bins
sideload_clear   state   op   COUNT   AT LEAST   NUMBER   STATUS   
[auto[0]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 5
[auto[0]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[1] - auto[3]] [auto[StReset]] [auto[OpAdvance]] -- -- 3
[auto[1] - auto[3]] [auto[StReset]] [auto[OpDisable]] -- -- 3
[auto[1] - auto[3]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 12
[auto[1] - auto[3]] [auto[StInvalid]] [auto[OpDisable]] -- -- 3
[auto[4]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[4]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[4]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey]] [auto[OpDisable]] -- -- 3
[auto[4]] [auto[StOwnerKey]] [auto[OpAdvance]] 0 1 1
[auto[4]] [auto[StOwnerKey]] [auto[OpDisable]] 0 1 1
[auto[4]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[5]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[5]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[5]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[5]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[6]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[6]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[6]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey]] [auto[OpDisable]] -- -- 3
[auto[6]] [auto[StOwnerKey]] [auto[OpAdvance]] 0 1 1
[auto[6]] [auto[StOwnerKey]] [auto[OpDisable]] 0 1 1
[auto[6]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[7]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[7]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[7]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey] , auto[StDisabled] , auto[StInvalid]] [auto[OpDisable]] -- -- 6


Covered bins
sideload_clear   state   op   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[StReset] auto[OpAdvance] 3 1 T212 1 T213 1 T214 1
auto[0] auto[StReset] auto[OpGenId] 152 1 T76 1 T6 1 T215 1
auto[0] auto[StReset] auto[OpGenSwOut] 127 1 T184 1 T44 2 T8 1
auto[0] auto[StReset] auto[OpGenHwOut] 231 1 T2 1 T4 2 T80 1
auto[0] auto[StInit] auto[OpAdvance] 32 1 T2 1 T82 1 T23 1
auto[0] auto[StInit] auto[OpGenId] 75 1 T44 1 T26 1 T40 1
auto[0] auto[StInit] auto[OpGenSwOut] 84 1 T1 1 T2 1 T17 1
auto[0] auto[StInit] auto[OpGenHwOut] 166 1 T2 1 T4 1 T80 1
auto[0] auto[StCreatorRootKey] auto[OpAdvance] 17 1 T57 1 T49 1 T7 1
auto[0] auto[StCreatorRootKey] auto[OpGenId] 29 1 T2 1 T182 1 T58 1
auto[0] auto[StCreatorRootKey] auto[OpGenSwOut] 43 1 T38 1 T44 1 T216 1
auto[0] auto[StCreatorRootKey] auto[OpGenHwOut] 67 1 T120 1 T46 1 T217 1
auto[0] auto[StOwnerIntKey] auto[OpAdvance] 9 1 T6 1 T212 2 T218 1
auto[0] auto[StOwnerIntKey] auto[OpGenId] 26 1 T177 1 T182 1 T219 1
auto[0] auto[StOwnerIntKey] auto[OpGenSwOut] 24 1 T82 2 T220 1 T57 1
auto[0] auto[StOwnerIntKey] auto[OpGenHwOut] 47 1 T128 1 T44 1 T188 1
auto[0] auto[StOwnerKey] auto[OpAdvance] 5 1 T221 1 T222 1 T223 1
auto[0] auto[StOwnerKey] auto[OpGenId] 17 1 T44 1 T224 3 T41 1
auto[0] auto[StOwnerKey] auto[OpGenSwOut] 15 1 T83 1 T62 1 T225 1
auto[0] auto[StOwnerKey] auto[OpGenHwOut] 39 1 T80 1 T226 1 T224 1
auto[0] auto[StDisabled] auto[OpAdvance] 21 1 T2 1 T7 1 T42 1
auto[0] auto[StDisabled] auto[OpGenId] 55 1 T38 1 T82 2 T44 2
auto[0] auto[StDisabled] auto[OpGenSwOut] 40 1 T15 1 T227 1 T228 1
auto[0] auto[StDisabled] auto[OpGenHwOut] 141 1 T2 2 T4 1 T190 3
auto[0] auto[StDisabled] auto[OpDisable] 19 1 T5 1 T62 1 T67 1
auto[0] auto[StInvalid] auto[OpAdvance] 4 1 T229 1 T230 1 T91 1
auto[0] auto[StInvalid] auto[OpGenId] 10 1 T26 1 T176 2 T183 1
auto[0] auto[StInvalid] auto[OpGenSwOut] 11 1 T25 1 T95 1 T229 1
auto[0] auto[StInvalid] auto[OpGenHwOut] 12 1 T25 1 T181 1 T231 1
auto[1] auto[StReset] auto[OpGenId] 20 1 T44 2 T215 1 T51 1
auto[1] auto[StReset] auto[OpGenSwOut] 22 1 T81 1 T8 1 T232 1
auto[1] auto[StReset] auto[OpGenHwOut] 42 1 T80 1 T78 1 T142 1
auto[1] auto[StInit] auto[OpAdvance] 11 1 T215 1 T63 1 T233 1
auto[1] auto[StInit] auto[OpGenId] 6 1 T232 1 T84 1 T234 1
auto[1] auto[StInit] auto[OpGenSwOut] 6 1 T93 1 T94 1 T235 1
auto[1] auto[StInit] auto[OpGenHwOut] 26 1 T6 1 T236 1 T237 1
auto[1] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T238 1 T221 1 T202 1
auto[1] auto[StCreatorRootKey] auto[OpGenId] 22 1 T17 1 T45 1 T44 2
auto[1] auto[StCreatorRootKey] auto[OpGenSwOut] 10 1 T40 1 T202 1 T222 1
auto[1] auto[StCreatorRootKey] auto[OpGenHwOut] 35 1 T4 1 T80 1 T184 1
auto[1] auto[StOwnerIntKey] auto[OpAdvance] 11 1 T83 1 T184 1 T49 1
auto[1] auto[StOwnerIntKey] auto[OpGenId] 12 1 T2 1 T215 1 T227 1
auto[1] auto[StOwnerIntKey] auto[OpGenSwOut] 8 1 T94 1 T202 1 T239 1
auto[1] auto[StOwnerIntKey] auto[OpGenHwOut] 28 1 T232 1 T240 1 T105 1
auto[1] auto[StOwnerKey] auto[OpAdvance] 6 1 T7 1 T42 1 T241 1
auto[1] auto[StOwnerKey] auto[OpGenId] 9 1 T44 1 T242 1 T243 1
auto[1] auto[StOwnerKey] auto[OpGenSwOut] 6 1 T41 1 T197 1 T244 1
auto[1] auto[StOwnerKey] auto[OpGenHwOut] 29 1 T182 1 T7 1 T240 1
auto[1] auto[StDisabled] auto[OpAdvance] 24 1 T49 1 T41 2 T42 1
auto[1] auto[StDisabled] auto[OpGenId] 37 1 T44 2 T188 1 T57 2
auto[1] auto[StDisabled] auto[OpGenSwOut] 31 1 T44 1 T220 1 T7 1
auto[1] auto[StDisabled] auto[OpGenHwOut] 141 1 T1 1 T15 1 T80 2
auto[1] auto[StDisabled] auto[OpDisable] 8 1 T41 1 T245 1 T234 2
auto[1] auto[StInvalid] auto[OpAdvance] 4 1 T246 1 T247 1 T248 1
auto[1] auto[StInvalid] auto[OpGenId] 3 1 T48 1 T85 1 T249 1
auto[1] auto[StInvalid] auto[OpGenSwOut] 5 1 T95 1 T229 1 T250 1
auto[1] auto[StInvalid] auto[OpGenHwOut] 9 1 T47 1 T183 1 T218 1
auto[2] auto[StReset] auto[OpGenId] 16 1 T193 1 T49 1 T251 1
auto[2] auto[StReset] auto[OpGenSwOut] 17 1 T22 1 T27 1 T232 1
auto[2] auto[StReset] auto[OpGenHwOut] 35 1 T2 1 T4 1 T190 1
auto[2] auto[StInit] auto[OpAdvance] 5 1 T23 1 T252 1 T253 1
auto[2] auto[StInit] auto[OpGenId] 12 1 T22 1 T23 1 T24 1
auto[2] auto[StInit] auto[OpGenSwOut] 6 1 T197 1 T90 1 T244 1
auto[2] auto[StInit] auto[OpGenHwOut] 18 1 T254 1 T255 1 T256 1
auto[2] auto[StCreatorRootKey] auto[OpAdvance] 10 1 T2 1 T257 2 T107 1
auto[2] auto[StCreatorRootKey] auto[OpGenId] 13 1 T224 1 T32 1 T106 1
auto[2] auto[StCreatorRootKey] auto[OpGenSwOut] 16 1 T41 1 T69 1 T201 1
auto[2] auto[StCreatorRootKey] auto[OpGenHwOut] 36 1 T258 1 T237 1 T240 1
auto[2] auto[StOwnerIntKey] auto[OpAdvance] 8 1 T42 1 T259 1 T147 1
auto[2] auto[StOwnerIntKey] auto[OpGenId] 8 1 T79 1 T255 1 T197 1
auto[2] auto[StOwnerIntKey] auto[OpGenSwOut] 8 1 T44 1 T79 1 T259 1
auto[2] auto[StOwnerIntKey] auto[OpGenHwOut] 38 1 T190 1 T192 1 T260 1
auto[2] auto[StOwnerKey] auto[OpAdvance] 10 1 T42 1 T147 1 T261 1
auto[2] auto[StOwnerKey] auto[OpGenId] 10 1 T232 1 T233 1 T197 1
auto[2] auto[StOwnerKey] auto[OpGenSwOut] 15 1 T57 2 T262 1 T257 1
auto[2] auto[StOwnerKey] auto[OpGenHwOut] 35 1 T2 1 T184 1 T75 1
auto[2] auto[StDisabled] auto[OpAdvance] 23 1 T2 1 T257 1 T197 2
auto[2] auto[StDisabled] auto[OpGenId] 45 1 T2 1 T44 1 T79 2
auto[2] auto[StDisabled] auto[OpGenSwOut] 59 1 T82 1 T83 1 T44 1
auto[2] auto[StDisabled] auto[OpGenHwOut] 159 1 T4 1 T190 1 T44 2
auto[2] auto[StDisabled] auto[OpDisable] 5 1 T263 1 T264 1 T72 1
auto[2] auto[StInvalid] auto[OpAdvance] 3 1 T48 1 T265 1 T266 1
auto[2] auto[StInvalid] auto[OpGenId] 6 1 T267 1 T268 1 T269 1
auto[2] auto[StInvalid] auto[OpGenSwOut] 8 1 T183 1 T95 1 T230 1
auto[2] auto[StInvalid] auto[OpGenHwOut] 5 1 T187 1 T246 1 T270 1
auto[3] auto[StReset] auto[OpGenId] 19 1 T44 2 T142 1 T192 2
auto[3] auto[StReset] auto[OpGenSwOut] 19 1 T49 1 T7 1 T271 1
auto[3] auto[StReset] auto[OpGenHwOut] 34 1 T81 1 T190 1 T189 2
auto[3] auto[StInit] auto[OpAdvance] 7 1 T44 1 T194 1 T89 1
auto[3] auto[StInit] auto[OpGenId] 14 1 T44 1 T27 1 T272 1
auto[3] auto[StInit] auto[OpGenSwOut] 11 1 T273 1 T274 1 T73 1
auto[3] auto[StInit] auto[OpGenHwOut] 18 1 T251 1 T41 1 T275 1
auto[3] auto[StCreatorRootKey] auto[OpAdvance] 2 1 T276 1 T277 1 - -
auto[3] auto[StCreatorRootKey] auto[OpGenId] 13 1 T63 1 T278 1 T279 1
auto[3] auto[StCreatorRootKey] auto[OpGenSwOut] 7 1 T44 1 T279 2 T280 1
auto[3] auto[StCreatorRootKey] auto[OpGenHwOut] 52 1 T190 1 T189 1 T75 1
auto[3] auto[StOwnerIntKey] auto[OpAdvance] 8 1 T194 1 T281 1 T103 1
auto[3] auto[StOwnerIntKey] auto[OpGenId] 14 1 T2 1 T194 1 T41 1
auto[3] auto[StOwnerIntKey] auto[OpGenSwOut] 12 1 T108 1 T282 1 T234 1
auto[3] auto[StOwnerIntKey] auto[OpGenHwOut] 34 1 T2 1 T189 1 T75 1
auto[3] auto[StOwnerKey] auto[OpAdvance] 5 1 T42 1 T283 1 T284 2
auto[3] auto[StOwnerKey] auto[OpGenId] 8 1 T285 1 T286 1 T287 1
auto[3] auto[StOwnerKey] auto[OpGenSwOut] 14 1 T44 1 T7 1 T278 1
auto[3] auto[StOwnerKey] auto[OpGenHwOut] 29 1 T4 1 T217 1 T219 1
auto[3] auto[StDisabled] auto[OpAdvance] 19 1 T184 1 T79 1 T224 1
auto[3] auto[StDisabled] auto[OpGenId] 44 1 T45 1 T44 2 T79 1
auto[3] auto[StDisabled] auto[OpGenSwOut] 46 1 T44 1 T194 1 T41 2
auto[3] auto[StDisabled] auto[OpGenHwOut] 145 1 T5 1 T80 1 T189 1
auto[3] auto[StDisabled] auto[OpDisable] 12 1 T46 1 T57 1 T63 1
auto[3] auto[StInvalid] auto[OpAdvance] 2 1 T246 1 T288 1 - -
auto[3] auto[StInvalid] auto[OpGenId] 10 1 T47 1 T267 1 T268 2
auto[3] auto[StInvalid] auto[OpGenSwOut] 8 1 T85 2 T231 2 T230 1
auto[3] auto[StInvalid] auto[OpGenHwOut] 7 1 T191 1 T249 1 T247 1
auto[4] auto[StReset] auto[OpGenId] 8 1 T44 1 T41 1 T69 1
auto[4] auto[StReset] auto[OpGenSwOut] 11 1 T2 1 T251 1 T42 1
auto[4] auto[StReset] auto[OpGenHwOut] 19 1 T6 1 T236 1 T49 1
auto[4] auto[StInit] auto[OpAdvance] 4 1 T289 1 T274 1 T290 1
auto[4] auto[StInit] auto[OpGenId] 5 1 T84 1 T291 1 T86 1
auto[4] auto[StInit] auto[OpGenSwOut] 8 1 T89 1 T292 2 T72 1
auto[4] auto[StInit] auto[OpGenHwOut] 12 1 T293 1 T294 1 T295 1
auto[4] auto[StCreatorRootKey] auto[OpAdvance] 1 1 T244 1 - - - -
auto[4] auto[StCreatorRootKey] auto[OpGenId] 4 1 T41 1 T94 1 T264 1
auto[4] auto[StCreatorRootKey] auto[OpGenSwOut] 7 1 T289 1 T197 1 T222 1
auto[4] auto[StCreatorRootKey] auto[OpGenHwOut] 18 1 T78 1 T254 1 T296 1
auto[4] auto[StOwnerIntKey] auto[OpAdvance] 2 1 T264 1 T297 1 - -
auto[4] auto[StOwnerIntKey] auto[OpGenId] 5 1 T298 1 T299 1 T300 1
auto[4] auto[StOwnerIntKey] auto[OpGenSwOut] 2 1 T74 1 T301 1 - -
auto[4] auto[StOwnerIntKey] auto[OpGenHwOut] 18 1 T258 1 T236 1 T302 1
auto[4] auto[StOwnerKey] auto[OpGenId] 6 1 T44 1 T215 1 T63 1
auto[4] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T7 1 T251 1 T303 1
auto[4] auto[StOwnerKey] auto[OpGenHwOut] 16 1 T44 1 T109 1 T304 1
auto[4] auto[StDisabled] auto[OpAdvance] 13 1 T83 1 T194 2 T257 1
auto[4] auto[StDisabled] auto[OpGenId] 22 1 T184 1 T79 2 T194 2
auto[4] auto[StDisabled] auto[OpGenSwOut] 14 1 T257 1 T305 1 T42 1
auto[4] auto[StDisabled] auto[OpGenHwOut] 67 1 T80 1 T189 1 T75 1
auto[4] auto[StDisabled] auto[OpDisable] 2 1 T306 1 T291 1 - -
auto[4] auto[StInvalid] auto[OpAdvance] 2 1 T288 1 T307 1 - -
auto[4] auto[StInvalid] auto[OpGenId] 1 1 T95 1 - - - -
auto[4] auto[StInvalid] auto[OpGenSwOut] 5 1 T181 1 T191 1 T231 1
auto[4] auto[StInvalid] auto[OpGenHwOut] 3 1 T218 1 T230 1 T308 1
auto[5] auto[StReset] auto[OpGenId] 5 1 T175 1 T225 1 T309 1
auto[5] auto[StReset] auto[OpGenSwOut] 12 1 T57 1 T42 2 T310 1
auto[5] auto[StReset] auto[OpGenHwOut] 26 1 T4 1 T237 1 T311 1
auto[5] auto[StInit] auto[OpAdvance] 5 1 T87 1 T312 2 T235 1
auto[5] auto[StInit] auto[OpGenId] 4 1 T313 1 T314 1 T211 1
auto[5] auto[StInit] auto[OpGenSwOut] 11 1 T103 1 T84 2 T315 1
auto[5] auto[StInit] auto[OpGenHwOut] 18 1 T190 1 T189 1 T260 1
auto[5] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T316 1 T317 1 T318 1
auto[5] auto[StCreatorRootKey] auto[OpGenId] 5 1 T202 1 T319 1 T320 1
auto[5] auto[StCreatorRootKey] auto[OpGenSwOut] 4 1 T7 1 T321 1 T211 1
auto[5] auto[StCreatorRootKey] auto[OpGenHwOut] 17 1 T44 1 T322 1 T278 1
auto[5] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T27 1 T323 1 T214 1
auto[5] auto[StOwnerIntKey] auto[OpGenId] 6 1 T312 1 T324 1 T264 1
auto[5] auto[StOwnerIntKey] auto[OpGenSwOut] 2 1 T325 1 T318 1 - -
auto[5] auto[StOwnerIntKey] auto[OpGenHwOut] 18 1 T4 1 T80 1 T217 1
auto[5] auto[StOwnerKey] auto[OpAdvance] 3 1 T323 1 T326 1 T312 1
auto[5] auto[StOwnerKey] auto[OpGenId] 4 1 T41 1 T42 1 T264 1
auto[5] auto[StOwnerKey] auto[OpGenSwOut] 3 1 T327 1 T74 1 T328 1
auto[5] auto[StOwnerKey] auto[OpGenHwOut] 19 1 T78 1 T329 1 T330 1
auto[5] auto[StDisabled] auto[OpAdvance] 9 1 T42 1 T197 1 T312 2
auto[5] auto[StDisabled] auto[OpGenId] 20 1 T2 1 T44 1 T106 1
auto[5] auto[StDisabled] auto[OpGenSwOut] 17 1 T232 1 T7 1 T262 1
auto[5] auto[StDisabled] auto[OpGenHwOut] 76 1 T2 1 T4 2 T128 1
auto[5] auto[StDisabled] auto[OpDisable] 5 1 T331 1 T332 1 T333 1
auto[5] auto[StInvalid] auto[OpAdvance] 1 1 T47 1 - - - -
auto[5] auto[StInvalid] auto[OpGenId] 4 1 T183 2 T249 1 T334 1
auto[5] auto[StInvalid] auto[OpGenSwOut] 7 1 T26 2 T187 2 T85 2
auto[5] auto[StInvalid] auto[OpGenHwOut] 3 1 T181 1 T231 1 T335 1
auto[6] auto[StReset] auto[OpGenId] 13 1 T233 1 T252 1 T276 1
auto[6] auto[StReset] auto[OpGenSwOut] 4 1 T42 1 T336 1 T337 1
auto[6] auto[StReset] auto[OpGenHwOut] 12 1 T4 1 T194 1 T69 1
auto[6] auto[StInit] auto[OpAdvance] 4 1 T81 2 T197 1 T338 1
auto[6] auto[StInit] auto[OpGenId] 9 1 T44 1 T264 1 T339 1
auto[6] auto[StInit] auto[OpGenSwOut] 7 1 T22 1 T44 1 T340 1
auto[6] auto[StInit] auto[OpGenHwOut] 14 1 T225 1 T341 1 T342 1
auto[6] auto[StCreatorRootKey] auto[OpAdvance] 5 1 T81 2 T343 1 T20 1
auto[6] auto[StCreatorRootKey] auto[OpGenId] 6 1 T81 1 T44 1 T103 1
auto[6] auto[StCreatorRootKey] auto[OpGenSwOut] 6 1 T44 1 T6 1 T197 1
auto[6] auto[StCreatorRootKey] auto[OpGenHwOut] 22 1 T81 2 T226 1 T341 1
auto[6] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T344 1 T343 1 T345 1
auto[6] auto[StOwnerIntKey] auto[OpGenId] 9 1 T44 2 T178 1 T42 1
auto[6] auto[StOwnerIntKey] auto[OpGenSwOut] 3 1 T81 1 T89 1 T234 1
auto[6] auto[StOwnerIntKey] auto[OpGenHwOut] 12 1 T237 1 T102 1 T109 1
auto[6] auto[StOwnerKey] auto[OpGenId] 2 1 T72 1 T277 1 - -
auto[6] auto[StOwnerKey] auto[OpGenSwOut] 8 1 T346 1 T202 1 T347 1
auto[6] auto[StOwnerKey] auto[OpGenHwOut] 27 1 T81 2 T76 1 T27 1
auto[6] auto[StDisabled] auto[OpAdvance] 8 1 T81 1 T186 1 T348 1
auto[6] auto[StDisabled] auto[OpGenId] 24 1 T285 1 T257 1 T305 1
auto[6] auto[StDisabled] auto[OpGenSwOut] 14 1 T81 1 T62 1 T232 1
auto[6] auto[StDisabled] auto[OpGenHwOut] 72 1 T2 1 T38 1 T44 1
auto[6] auto[StDisabled] auto[OpDisable] 5 1 T63 1 T7 1 T349 1
auto[6] auto[StInvalid] auto[OpAdvance] 1 1 T191 1 - - - -
auto[6] auto[StInvalid] auto[OpGenId] 4 1 T191 1 T246 1 T288 1
auto[6] auto[StInvalid] auto[OpGenSwOut] 4 1 T181 1 T218 1 T267 1
auto[6] auto[StInvalid] auto[OpGenHwOut] 4 1 T48 1 T288 1 T350 1
auto[7] auto[StReset] auto[OpGenId] 10 1 T85 1 T351 1 T321 1
auto[7] auto[StReset] auto[OpGenSwOut] 12 1 T184 1 T44 1 T142 1
auto[7] auto[StReset] auto[OpGenHwOut] 27 1 T190 1 T78 1 T236 1
auto[7] auto[StInit] auto[OpAdvance] 6 1 T94 1 T352 1 T274 1
auto[7] auto[StInit] auto[OpGenId] 3 1 T87 1 T264 1 T353 1
auto[7] auto[StInit] auto[OpGenSwOut] 6 1 T23 1 T106 1 T88 1
auto[7] auto[StInit] auto[OpGenHwOut] 13 1 T224 3 T93 1 T202 1
auto[7] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T289 1 T354 1 T355 1
auto[7] auto[StCreatorRootKey] auto[OpGenId] 2 1 T356 1 T299 1 - -
auto[7] auto[StCreatorRootKey] auto[OpGenSwOut] 4 1 T234 1 T357 1 T358 1
auto[7] auto[StCreatorRootKey] auto[OpGenHwOut] 13 1 T359 1 T41 1 T360 1
auto[7] auto[StOwnerIntKey] auto[OpAdvance] 6 1 T272 1 T361 1 T362 4
auto[7] auto[StOwnerIntKey] auto[OpGenId] 6 1 T197 1 T315 1 T72 1
auto[7] auto[StOwnerIntKey] auto[OpGenSwOut] 4 1 T185 1 T363 1 T277 1
auto[7] auto[StOwnerIntKey] auto[OpGenHwOut] 21 1 T23 1 T78 1 T364 1
auto[7] auto[StOwnerKey] auto[OpAdvance] 3 1 T192 1 T309 1 T207 1
auto[7] auto[StOwnerKey] auto[OpGenId] 6 1 T93 1 T213 1 T264 1
auto[7] auto[StOwnerKey] auto[OpGenSwOut] 3 1 T340 1 T272 1 T362 1
auto[7] auto[StOwnerKey] auto[OpGenHwOut] 26 1 T190 1 T189 1 T302 1
auto[7] auto[StDisabled] auto[OpAdvance] 16 1 T225 1 T251 2 T212 1
auto[7] auto[StDisabled] auto[OpGenId] 29 1 T2 1 T24 1 T128 1
auto[7] auto[StDisabled] auto[OpGenSwOut] 18 1 T44 1 T219 1 T212 2
auto[7] auto[StDisabled] auto[OpGenHwOut] 59 1 T226 1 T217 2 T364 1
auto[7] auto[StInvalid] auto[OpAdvance] 1 1 T91 1 - - - -
auto[7] auto[StInvalid] auto[OpGenId] 1 1 T365 1 - - - -
auto[7] auto[StInvalid] auto[OpGenSwOut] 7 1 T26 1 T48 1 T183 1
auto[7] auto[StInvalid] auto[OpGenHwOut] 3 1 T230 1 T247 1 T366 1


Summary for Cross sideload_clear_x_sl_avail_cross

Samples crossed: sideload_clear_cp aes_sl_avail kmac_sl_avail otbn_sl_avail
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 40 19 21 52.50 19


Automatically Generated Cross Bins for sideload_clear_x_sl_avail_cross

Element holes
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   NUMBER   STATUS   
[clear_all] [auto[0]] [auto[1]] * -- -- 2
[clear_all] [auto[1]] * * -- -- 4
[clear_one[1]] [auto[1]] * * -- -- 4
[clear_one[2]] * [auto[1]] * -- -- 4
[clear_one[3]] * * [auto[1]] -- -- 4


Uncovered bins
sideload_clear_cpaes_sl_availkmac_sl_availotbn_sl_availCOUNTAT LEASTNUMBERSTATUS
[clear_all] [auto[0]] [auto[0]] [auto[1]] 0 1 1


Covered bins
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] auto[0] auto[0] 1202 1 T2 5 T4 5 T80 2
clear_one[1] auto[0] auto[0] auto[0] 344 1 T1 1 T2 1 T4 1
clear_one[1] auto[0] auto[0] auto[1] 95 1 T44 1 T188 1 T57 1
clear_one[1] auto[0] auto[1] auto[0] 112 1 T182 1 T45 1 T220 1
clear_one[1] auto[0] auto[1] auto[1] 24 1 T44 1 T49 1 T367 1
clear_one[2] auto[0] auto[0] auto[0] 351 1 T2 2 T4 1 T22 2
clear_one[2] auto[0] auto[0] auto[1] 121 1 T2 2 T82 1 T44 1
clear_one[2] auto[1] auto[0] auto[0] 124 1 T4 1 T190 2 T75 1
clear_one[2] auto[1] auto[0] auto[1] 33 1 T2 1 T311 1 T262 1
clear_one[3] auto[0] auto[0] auto[0] 369 1 T81 1 T190 1 T189 2
clear_one[3] auto[0] auto[1] auto[0] 97 1 T45 1 T44 1 T258 3
clear_one[3] auto[1] auto[0] auto[0] 119 1 T2 2 T4 1 T5 1
clear_one[3] auto[1] auto[1] auto[0] 28 1 T44 1 T194 5 T57 1
clear_none auto[0] auto[0] auto[0] 1110 1 T1 1 T2 5 T4 3
clear_none auto[0] auto[0] auto[1] 115 1 T2 2 T78 1 T216 1
clear_none auto[0] auto[1] auto[0] 102 1 T2 1 T82 2 T258 1
clear_none auto[0] auto[1] auto[1] 28 1 T38 1 T82 2 T110 1
clear_none auto[1] auto[0] auto[0] 107 1 T4 1 T15 1 T80 1
clear_none auto[1] auto[0] auto[1] 19 1 T83 1 T228 2 T197 1
clear_none auto[1] auto[1] auto[0] 24 1 T44 1 T57 1 T186 1
clear_none auto[1] auto[1] auto[1] 16 1 T368 1 T72 1 T325 1


Summary for Cross sideload_clear_x_regwen_cross

Samples crossed: sideload_clear_cp regwen_cp
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 10 0 10 100.00


Automatically Generated Cross Bins for sideload_clear_x_regwen_cross

Bins
sideload_clear_cp   regwen_cp   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] 1124 1 T2 5 T4 5 T80 2
clear_all auto[1] 78 1 T81 10 T79 1 T194 3
clear_one[1] auto[0] 541 1 T1 1 T2 1 T4 1
clear_one[1] auto[1] 34 1 T107 2 T289 1 T221 1
clear_one[2] auto[0] 577 1 T2 5 T4 2 T22 2
clear_one[2] auto[1] 52 1 T79 3 T257 1 T107 8
clear_one[3] auto[0] 572 1 T2 2 T4 1 T5 1
clear_one[3] auto[1] 41 1 T79 1 T194 7 T107 2
clear_none auto[0] 1450 1 T1 1 T2 8 T4 4
clear_none auto[1] 71 1 T82 3 T83 2 T224 3