Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
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Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
SCOREWEIGHTGOALAT LEASTAUTO BIN MAXPRINT MISSING
81.63 1 100 1 64 64


Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_dv_keymgr_env_0.1/keymgr_env_cov.sv


Summary for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg

CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   
Variables 51 0 51 100.00
Crosses 330 70 260 78.79


Variables for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
VARIABLE   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   AUTO BIN MAX   COMMENT   
aes_sl_avail 2 0 2 100.00 100 1 1 2
aes_sl_avail_cp 2 0 2 100.00 100 1 1 2
kmac_sl_avail 2 0 2 100.00 100 1 1 2
kmac_sl_avail_cp 2 0 2 100.00 100 1 1 2
op 5 0 5 100.00 100 1 1 0
op_cp 5 0 5 100.00 100 1 1 0
otbn_sl_avail 2 0 2 100.00 100 1 1 2
otbn_sl_avail_cp 2 0 2 100.00 100 1 1 2
regwen_cp 2 0 2 100.00 100 1 1 2
sideload_clear 8 0 8 100.00 100 1 1 8
sideload_clear_cp 5 0 5 100.00 100 1 1 0
state 7 0 7 100.00 100 1 1 0
state_cp 7 0 7 100.00 100 1 1 0


Crosses for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
CROSS   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   PRINT MISSING   COMMENT   
sideload_clear_x_state_op_cross 280 51 229 81.79 100 1 1 0
sideload_clear_x_sl_avail_cross 40 19 21 52.50 100 1 1 0
sideload_clear_x_regwen_cross 10 0 10 100.00 100 1 1 0


Summary for Variable aes_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4711 1 T1 5 T3 2 T4 2
auto[1] 516 1 T16 2 T39 10 T40 1


Summary for Variable aes_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4711 1 T1 5 T3 2 T4 2
auto[1] 516 1 T16 2 T39 10 T40 1


Summary for Variable kmac_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4679 1 T1 5 T3 2 T4 2
auto[1] 548 1 T27 1 T39 5 T40 7


Summary for Variable kmac_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4679 1 T1 5 T3 2 T4 2
auto[1] 548 1 T27 1 T39 5 T40 7


Summary for Variable op

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 475 1 T13 2 T15 1 T16 1
auto[OpGenId] 1091 1 T1 2 T3 1 T4 1
auto[OpGenSwOut] 1066 1 T1 3 T3 1 T4 1
auto[OpGenHwOut] 2528 1 T13 1 T14 1 T16 2
auto[OpDisable] 67 1 T39 1 T40 1 T43 1


Summary for Variable op_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 475 1 T13 2 T15 1 T16 1
auto[OpGenId] 1091 1 T1 2 T3 1 T4 1
auto[OpGenSwOut] 1066 1 T1 3 T3 1 T4 1
auto[OpGenHwOut] 2528 1 T13 1 T14 1 T16 2
auto[OpDisable] 67 1 T39 1 T40 1 T43 1


Summary for Variable otbn_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4694 1 T1 5 T3 1 T4 1
auto[1] 533 1 T3 1 T4 1 T32 6


Summary for Variable otbn_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4694 1 T1 5 T3 1 T4 1
auto[1] 533 1 T3 1 T4 1 T32 6


Summary for Variable regwen_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for regwen_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4925 1 T1 5 T3 2 T4 2
auto[1] 302 1 T113 13 T114 8 T130 6


Summary for Variable sideload_clear

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 8 0 8 100.00


Automatically Generated Bins for sideload_clear

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1811 1 T1 1 T3 1 T4 2
auto[1] 687 1 T1 1 T13 2 T32 4
auto[2] 695 1 T1 1 T3 1 T16 2
auto[3] 692 1 T13 2 T15 1 T16 1
auto[4] 353 1 T16 3 T32 1 T33 1
auto[5] 332 1 T1 1 T13 1 T16 1
auto[6] 340 1 T40 3 T209 1 T166 1
auto[7] 317 1 T1 1 T13 2 T32 1


Summary for Variable sideload_clear_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
User Defined Bins 5 0 5 100.00


User Defined Bins for sideload_clear_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all 1342 1 T1 2 T13 3 T16 4
clear_one[1] 687 1 T1 1 T13 2 T32 4
clear_one[2] 695 1 T1 1 T3 1 T16 2
clear_one[3] 692 1 T13 2 T15 1 T16 1
clear_none 1811 1 T1 1 T3 1 T4 2


Summary for Variable state

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 987 1 T1 2 T13 5 T16 5
auto[StInit] 766 1 T3 1 T14 1 T15 1
auto[StCreatorRootKey] 555 1 T4 1 T32 1 T26 1
auto[StOwnerIntKey] 514 1 T1 1 T15 1 T16 1
auto[StOwnerKey] 457 1 T1 1 T3 1 T15 1
auto[StDisabled] 1776 1 T1 1 T4 1 T16 2
auto[StInvalid] 172 1 T13 5 T33 4 T34 5


Summary for Variable state_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 987 1 T1 2 T13 5 T16 5
auto[StInit] 766 1 T3 1 T14 1 T15 1
auto[StCreatorRootKey] 555 1 T4 1 T32 1 T26 1
auto[StOwnerIntKey] 514 1 T1 1 T15 1 T16 1
auto[StOwnerKey] 457 1 T1 1 T3 1 T15 1
auto[StDisabled] 1776 1 T1 1 T4 1 T16 2
auto[StInvalid] 172 1 T13 5 T33 4 T34 5


Summary for Cross sideload_clear_x_state_op_cross

Samples crossed: sideload_clear state op
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 280 51 229 81.79 51


Automatically Generated Cross Bins for sideload_clear_x_state_op_cross

Uncovered bins
sideload_clear   state   op   COUNT   AT LEAST   NUMBER   STATUS   
[auto[0] - auto[1]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 10
[auto[0] - auto[1]] [auto[StInvalid]] [auto[OpDisable]] -- -- 2
[auto[2]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[2]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[2]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[2]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[3] - auto[4]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 10
[auto[3] - auto[4]] [auto[StInvalid]] [auto[OpDisable]] -- -- 2
[auto[5]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[5]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[5]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[5]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[6]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 5
[auto[6]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[7]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[7]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[7]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[7]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1


Covered bins
sideload_clear   state   op   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[StReset] auto[OpAdvance] 2 1 T114 1 T210 1 - -
auto[0] auto[StReset] auto[OpGenId] 157 1 T13 2 T39 5 T23 1
auto[0] auto[StReset] auto[OpGenSwOut] 141 1 T1 1 T16 1 T39 4
auto[0] auto[StReset] auto[OpGenHwOut] 281 1 T16 1 T32 2 T19 1
auto[0] auto[StInit] auto[OpAdvance] 53 1 T166 1 T5 1 T211 1
auto[0] auto[StInit] auto[OpGenId] 109 1 T3 1 T15 1 T167 1
auto[0] auto[StInit] auto[OpGenSwOut] 94 1 T39 3 T40 2 T43 1
auto[0] auto[StInit] auto[OpGenHwOut] 196 1 T14 1 T18 1 T40 4
auto[0] auto[StCreatorRootKey] auto[OpAdvance] 28 1 T7 3 T62 1 T212 1
auto[0] auto[StCreatorRootKey] auto[OpGenId] 58 1 T4 1 T40 1 T165 1
auto[0] auto[StCreatorRootKey] auto[OpGenSwOut] 32 1 T26 1 T39 1 T43 1
auto[0] auto[StCreatorRootKey] auto[OpGenHwOut] 86 1 T27 1 T40 2 T127 1
auto[0] auto[StOwnerIntKey] auto[OpAdvance] 15 1 T15 1 T39 1 T51 2
auto[0] auto[StOwnerIntKey] auto[OpGenId] 22 1 T40 1 T213 1 T214 1
auto[0] auto[StOwnerIntKey] auto[OpGenSwOut] 36 1 T43 1 T7 1 T92 1
auto[0] auto[StOwnerIntKey] auto[OpGenHwOut] 50 1 T40 1 T127 1 T215 1
auto[0] auto[StOwnerKey] auto[OpAdvance] 13 1 T40 1 T125 1 T114 1
auto[0] auto[StOwnerKey] auto[OpGenId] 14 1 T216 1 T217 1 T218 1
auto[0] auto[StOwnerKey] auto[OpGenSwOut] 15 1 T219 1 T220 1 T221 1
auto[0] auto[StOwnerKey] auto[OpGenHwOut] 46 1 T126 1 T222 1 T223 1
auto[0] auto[StDisabled] auto[OpAdvance] 26 1 T171 1 T224 1 T225 2
auto[0] auto[StDisabled] auto[OpGenId] 59 1 T39 1 T40 2 T167 1
auto[0] auto[StDisabled] auto[OpGenSwOut] 60 1 T4 1 T16 1 T43 1
auto[0] auto[StDisabled] auto[OpGenHwOut] 152 1 T27 1 T39 2 T43 1
auto[0] auto[StDisabled] auto[OpDisable] 14 1 T39 1 T213 1 T62 2
auto[0] auto[StInvalid] auto[OpAdvance] 9 1 T34 1 T69 1 T156 1
auto[0] auto[StInvalid] auto[OpGenId] 16 1 T33 1 T69 1 T212 1
auto[0] auto[StInvalid] auto[OpGenSwOut] 11 1 T13 1 T34 1 T60 1
auto[0] auto[StInvalid] auto[OpGenHwOut] 16 1 T24 1 T168 2 T226 1
auto[1] auto[StReset] auto[OpAdvance] 1 1 T227 1 - - - -
auto[1] auto[StReset] auto[OpGenId] 16 1 T13 1 T228 1 T42 1
auto[1] auto[StReset] auto[OpGenSwOut] 18 1 T76 1 T229 1 T230 1
auto[1] auto[StReset] auto[OpGenHwOut] 39 1 T43 1 T7 1 T173 1
auto[1] auto[StInit] auto[OpAdvance] 12 1 T19 1 T39 2 T43 1
auto[1] auto[StInit] auto[OpGenId] 8 1 T61 1 T231 1 T232 1
auto[1] auto[StInit] auto[OpGenSwOut] 16 1 T57 1 T7 1 T228 2
auto[1] auto[StInit] auto[OpGenHwOut] 26 1 T39 1 T43 1 T233 1
auto[1] auto[StCreatorRootKey] auto[OpAdvance] 7 1 T225 1 T234 3 T235 1
auto[1] auto[StCreatorRootKey] auto[OpGenId] 14 1 T39 1 T54 1 T6 1
auto[1] auto[StCreatorRootKey] auto[OpGenSwOut] 23 1 T47 1 T7 1 T51 1
auto[1] auto[StCreatorRootKey] auto[OpGenHwOut] 32 1 T32 1 T222 1 T215 1
auto[1] auto[StOwnerIntKey] auto[OpAdvance] 12 1 T211 1 T113 1 T236 1
auto[1] auto[StOwnerIntKey] auto[OpGenId] 17 1 T237 1 T61 1 T238 1
auto[1] auto[StOwnerIntKey] auto[OpGenSwOut] 15 1 T7 1 T239 1 T240 1
auto[1] auto[StOwnerIntKey] auto[OpGenHwOut] 39 1 T32 1 T175 1 T7 1
auto[1] auto[StOwnerKey] auto[OpAdvance] 5 1 T241 2 T242 1 T205 1
auto[1] auto[StOwnerKey] auto[OpGenId] 17 1 T39 1 T40 1 T209 1
auto[1] auto[StOwnerKey] auto[OpGenSwOut] 10 1 T1 1 T166 1 T51 1
auto[1] auto[StOwnerKey] auto[OpGenHwOut] 30 1 T40 1 T215 1 T53 1
auto[1] auto[StDisabled] auto[OpAdvance] 32 1 T40 1 T165 1 T43 1
auto[1] auto[StDisabled] auto[OpGenId] 53 1 T39 1 T167 1 T43 1
auto[1] auto[StDisabled] auto[OpGenSwOut] 43 1 T166 1 T113 2 T7 2
auto[1] auto[StDisabled] auto[OpGenHwOut] 164 1 T32 2 T39 1 T40 1
auto[1] auto[StDisabled] auto[OpDisable] 9 1 T52 1 T243 1 T244 1
auto[1] auto[StInvalid] auto[OpAdvance] 5 1 T245 1 T246 1 T88 1
auto[1] auto[StInvalid] auto[OpGenId] 4 1 T54 1 T247 1 T248 1
auto[1] auto[StInvalid] auto[OpGenSwOut] 11 1 T60 1 T168 1 T246 1
auto[1] auto[StInvalid] auto[OpGenHwOut] 9 1 T13 1 T245 1 T249 2
auto[2] auto[StReset] auto[OpGenId] 26 1 T16 1 T41 1 T52 1
auto[2] auto[StReset] auto[OpGenSwOut] 20 1 T1 1 T43 1 T62 1
auto[2] auto[StReset] auto[OpGenHwOut] 43 1 T39 1 T126 1 T233 1
auto[2] auto[StInit] auto[OpAdvance] 9 1 T250 1 T251 1 T252 1
auto[2] auto[StInit] auto[OpGenId] 17 1 T16 1 T171 1 T59 1
auto[2] auto[StInit] auto[OpGenSwOut] 13 1 T52 1 T78 1 T243 1
auto[2] auto[StInit] auto[OpGenHwOut] 26 1 T32 1 T41 1 T174 1
auto[2] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T224 1 T253 1 T208 1
auto[2] auto[StCreatorRootKey] auto[OpGenId] 12 1 T7 1 T51 1 T254 1
auto[2] auto[StCreatorRootKey] auto[OpGenSwOut] 9 1 T166 1 T51 2 T255 1
auto[2] auto[StCreatorRootKey] auto[OpGenHwOut] 29 1 T174 1 T43 1 T256 1
auto[2] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T257 1 T258 1 T259 1
auto[2] auto[StOwnerIntKey] auto[OpGenId] 10 1 T52 1 T243 1 T183 1
auto[2] auto[StOwnerIntKey] auto[OpGenSwOut] 15 1 T39 1 T166 1 T260 1
auto[2] auto[StOwnerIntKey] auto[OpGenHwOut] 47 1 T39 1 T40 2 T54 1
auto[2] auto[StOwnerKey] auto[OpAdvance] 13 1 T43 1 T261 1 T262 1
auto[2] auto[StOwnerKey] auto[OpGenId] 13 1 T224 3 T51 1 T42 1
auto[2] auto[StOwnerKey] auto[OpGenSwOut] 12 1 T3 1 T39 1 T263 1
auto[2] auto[StOwnerKey] auto[OpGenHwOut] 37 1 T32 1 T165 1 T175 1
auto[2] auto[StDisabled] auto[OpAdvance] 30 1 T39 1 T43 1 T125 1
auto[2] auto[StDisabled] auto[OpGenId] 52 1 T39 1 T40 1 T7 1
auto[2] auto[StDisabled] auto[OpGenSwOut] 63 1 T39 1 T40 1 T43 1
auto[2] auto[StDisabled] auto[OpGenHwOut] 160 1 T32 1 T166 1 T167 1
auto[2] auto[StDisabled] auto[OpDisable] 9 1 T40 1 T62 1 T264 1
auto[2] auto[StInvalid] auto[OpAdvance] 2 1 T69 1 T265 1 - -
auto[2] auto[StInvalid] auto[OpGenId] 6 1 T23 1 T266 1 T267 1
auto[2] auto[StInvalid] auto[OpGenSwOut] 8 1 T24 1 T268 1 T249 1
auto[2] auto[StInvalid] auto[OpGenHwOut] 7 1 T34 1 T168 1 T268 1
auto[3] auto[StReset] auto[OpAdvance] 2 1 T269 1 T270 1 - -
auto[3] auto[StReset] auto[OpGenId] 16 1 T45 1 T23 1 T28 1
auto[3] auto[StReset] auto[OpGenSwOut] 20 1 T13 1 T52 1 T271 1
auto[3] auto[StReset] auto[OpGenHwOut] 42 1 T126 1 T127 1 T7 1
auto[3] auto[StInit] auto[OpAdvance] 7 1 T48 1 T272 1 T269 1
auto[3] auto[StInit] auto[OpGenId] 15 1 T39 1 T86 1 T224 1
auto[3] auto[StInit] auto[OpGenSwOut] 13 1 T224 1 T79 1 T77 1
auto[3] auto[StInit] auto[OpGenHwOut] 30 1 T40 1 T45 1 T127 1
auto[3] auto[StCreatorRootKey] auto[OpAdvance] 6 1 T114 1 T262 1 T269 1
auto[3] auto[StCreatorRootKey] auto[OpGenId] 16 1 T43 1 T7 1 T263 1
auto[3] auto[StCreatorRootKey] auto[OpGenSwOut] 16 1 T39 1 T45 1 T43 1
auto[3] auto[StCreatorRootKey] auto[OpGenHwOut] 36 1 T175 1 T126 1 T273 1
auto[3] auto[StOwnerIntKey] auto[OpAdvance] 12 1 T125 1 T25 1 T61 1
auto[3] auto[StOwnerIntKey] auto[OpGenId] 11 1 T92 1 T274 1 T275 1
auto[3] auto[StOwnerIntKey] auto[OpGenSwOut] 18 1 T18 1 T39 1 T114 1
auto[3] auto[StOwnerIntKey] auto[OpGenHwOut] 42 1 T39 1 T171 1 T177 1
auto[3] auto[StOwnerKey] auto[OpAdvance] 8 1 T89 1 T276 1 T277 1
auto[3] auto[StOwnerKey] auto[OpGenId] 20 1 T15 1 T16 1 T171 1
auto[3] auto[StOwnerKey] auto[OpGenSwOut] 13 1 T43 1 T25 1 T7 1
auto[3] auto[StOwnerKey] auto[OpGenHwOut] 33 1 T278 1 T279 1 T243 1
auto[3] auto[StDisabled] auto[OpAdvance] 33 1 T114 1 T274 1 T51 1
auto[3] auto[StDisabled] auto[OpGenId] 44 1 T40 2 T209 1 T43 1
auto[3] auto[StDisabled] auto[OpGenSwOut] 54 1 T26 1 T166 1 T43 1
auto[3] auto[StDisabled] auto[OpGenHwOut] 148 1 T39 2 T165 1 T174 1
auto[3] auto[StDisabled] auto[OpDisable] 12 1 T7 1 T255 1 T280 1
auto[3] auto[StInvalid] auto[OpAdvance] 6 1 T13 1 T34 1 T54 1
auto[3] auto[StInvalid] auto[OpGenId] 8 1 T156 1 T247 1 T251 1
auto[3] auto[StInvalid] auto[OpGenSwOut] 6 1 T33 1 T266 1 T268 1
auto[3] auto[StInvalid] auto[OpGenHwOut] 5 1 T60 1 T268 1 T281 1
auto[4] auto[StReset] auto[OpAdvance] 1 1 T282 1 - - - -
auto[4] auto[StReset] auto[OpGenId] 11 1 T16 1 T283 1 T284 1
auto[4] auto[StReset] auto[OpGenSwOut] 6 1 T16 1 T39 1 T23 1
auto[4] auto[StReset] auto[OpGenHwOut] 23 1 T130 1 T285 1 T286 1
auto[4] auto[StInit] auto[OpAdvance] 5 1 T23 1 T73 1 T287 1
auto[4] auto[StInit] auto[OpGenId] 11 1 T86 1 T20 1 T280 1
auto[4] auto[StInit] auto[OpGenSwOut] 11 1 T8 1 T131 2 T288 1
auto[4] auto[StInit] auto[OpGenHwOut] 14 1 T173 1 T256 1 T279 1
auto[4] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T289 1 T290 1 T291 1
auto[4] auto[StCreatorRootKey] auto[OpGenId] 5 1 T40 1 T209 1 T61 1
auto[4] auto[StCreatorRootKey] auto[OpGenSwOut] 5 1 T39 1 T51 1 T42 1
auto[4] auto[StCreatorRootKey] auto[OpGenHwOut] 16 1 T292 1 T293 1 T294 1
auto[4] auto[StOwnerIntKey] auto[OpAdvance] 4 1 T272 1 T241 1 T295 1
auto[4] auto[StOwnerIntKey] auto[OpGenId] 10 1 T7 1 T296 1 T241 1
auto[4] auto[StOwnerIntKey] auto[OpGenSwOut] 11 1 T297 1 T298 1 T181 1
auto[4] auto[StOwnerIntKey] auto[OpGenHwOut] 16 1 T222 1 T179 1 T299 1
auto[4] auto[StOwnerKey] auto[OpAdvance] 4 1 T130 1 T300 1 T301 1
auto[4] auto[StOwnerKey] auto[OpGenId] 11 1 T40 1 T54 1 T7 1
auto[4] auto[StOwnerKey] auto[OpGenSwOut] 8 1 T131 1 T302 1 T303 1
auto[4] auto[StOwnerKey] auto[OpGenHwOut] 25 1 T174 1 T233 1 T130 1
auto[4] auto[StDisabled] auto[OpAdvance] 12 1 T16 1 T130 2 T61 1
auto[4] auto[StDisabled] auto[OpGenId] 18 1 T7 1 T130 1 T299 1
auto[4] auto[StDisabled] auto[OpGenSwOut] 25 1 T39 1 T57 1 T113 2
auto[4] auto[StDisabled] auto[OpGenHwOut] 77 1 T32 1 T39 1 T171 1
auto[4] auto[StDisabled] auto[OpDisable] 7 1 T57 1 T53 1 T298 1
auto[4] auto[StInvalid] auto[OpAdvance] 4 1 T33 1 T304 1 T249 1
auto[4] auto[StInvalid] auto[OpGenId] 3 1 T245 1 T249 1 T305 1
auto[4] auto[StInvalid] auto[OpGenSwOut] 3 1 T23 1 T306 1 T307 1
auto[4] auto[StInvalid] auto[OpGenHwOut] 3 1 T308 1 T309 1 T310 1
auto[5] auto[StReset] auto[OpGenId] 9 1 T131 1 T61 1 T311 1
auto[5] auto[StReset] auto[OpGenSwOut] 7 1 T23 1 T69 1 T96 1
auto[5] auto[StReset] auto[OpGenHwOut] 33 1 T174 1 T127 1 T273 2
auto[5] auto[StInit] auto[OpAdvance] 2 1 T79 1 T312 1 - -
auto[5] auto[StInit] auto[OpGenId] 3 1 T313 1 T314 1 T315 1
auto[5] auto[StInit] auto[OpGenSwOut] 8 1 T73 1 T316 1 T300 1
auto[5] auto[StInit] auto[OpGenHwOut] 9 1 T317 1 T313 1 T318 1
auto[5] auto[StCreatorRootKey] auto[OpAdvance] 2 1 T48 1 T276 1 - -
auto[5] auto[StCreatorRootKey] auto[OpGenId] 9 1 T170 1 T276 1 T319 1
auto[5] auto[StCreatorRootKey] auto[OpGenSwOut] 10 1 T61 1 T276 1 T84 1
auto[5] auto[StCreatorRootKey] auto[OpGenHwOut] 15 1 T172 1 T72 1 T320 1
auto[5] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T321 1 T322 1 T203 1
auto[5] auto[StOwnerIntKey] auto[OpGenId] 5 1 T1 1 T323 1 T205 1
auto[5] auto[StOwnerIntKey] auto[OpGenSwOut] 5 1 T165 1 T324 1 T325 1
auto[5] auto[StOwnerIntKey] auto[OpGenHwOut] 21 1 T16 1 T40 1 T174 1
auto[5] auto[StOwnerKey] auto[OpAdvance] 2 1 T114 1 T326 1 - -
auto[5] auto[StOwnerKey] auto[OpGenId] 8 1 T39 1 T52 1 T62 1
auto[5] auto[StOwnerKey] auto[OpGenSwOut] 5 1 T40 1 T42 1 T183 1
auto[5] auto[StOwnerKey] auto[OpGenHwOut] 17 1 T327 1 T273 1 T61 1
auto[5] auto[StDisabled] auto[OpAdvance] 15 1 T26 1 T39 1 T125 1
auto[5] auto[StDisabled] auto[OpGenId] 28 1 T27 2 T40 2 T51 1
auto[5] auto[StDisabled] auto[OpGenSwOut] 27 1 T39 1 T263 1 T224 1
auto[5] auto[StDisabled] auto[OpGenHwOut] 74 1 T175 1 T43 2 T126 2
auto[5] auto[StDisabled] auto[OpDisable] 7 1 T328 1 T329 1 T65 1
auto[5] auto[StInvalid] auto[OpAdvance] 2 1 T330 1 T265 1 - -
auto[5] auto[StInvalid] auto[OpGenId] 1 1 T13 1 - - - -
auto[5] auto[StInvalid] auto[OpGenSwOut] 2 1 T168 1 T308 1 - -
auto[5] auto[StInvalid] auto[OpGenHwOut] 3 1 T23 1 T331 1 T310 1
auto[6] auto[StReset] auto[OpAdvance] 1 1 T332 1 - - - -
auto[6] auto[StReset] auto[OpGenId] 8 1 T170 2 T68 1 T28 1
auto[6] auto[StReset] auto[OpGenSwOut] 10 1 T168 1 T130 1 T224 1
auto[6] auto[StReset] auto[OpGenHwOut] 17 1 T222 1 T233 1 T294 1
auto[6] auto[StInit] auto[OpAdvance] 3 1 T73 1 T80 1 T333 1
auto[6] auto[StInit] auto[OpGenId] 8 1 T75 1 T79 1 T334 1
auto[6] auto[StInit] auto[OpGenSwOut] 5 1 T275 1 T80 1 T335 3
auto[6] auto[StInit] auto[OpGenHwOut] 13 1 T209 1 T222 1 T86 1
auto[6] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T51 1 T323 1 T298 1
auto[6] auto[StCreatorRootKey] auto[OpGenId] 6 1 T336 1 T329 1 T335 2
auto[6] auto[StCreatorRootKey] auto[OpGenSwOut] 11 1 T337 1 T338 1 T178 1
auto[6] auto[StCreatorRootKey] auto[OpGenHwOut] 24 1 T40 1 T233 1 T339 1
auto[6] auto[StOwnerIntKey] auto[OpAdvance] 5 1 T42 1 T87 1 T340 1
auto[6] auto[StOwnerIntKey] auto[OpGenId] 8 1 T341 1 T342 1 T343 1
auto[6] auto[StOwnerIntKey] auto[OpGenSwOut] 9 1 T6 1 T62 1 T277 1
auto[6] auto[StOwnerIntKey] auto[OpGenHwOut] 20 1 T320 1 T344 1 T345 1
auto[6] auto[StOwnerKey] auto[OpAdvance] 6 1 T42 1 T290 1 T346 1
auto[6] auto[StOwnerKey] auto[OpGenId] 7 1 T7 1 T336 1 T205 1
auto[6] auto[StOwnerKey] auto[OpGenSwOut] 8 1 T170 1 T20 1 T336 2
auto[6] auto[StOwnerKey] auto[OpGenHwOut] 24 1 T127 1 T172 1 T347 1
auto[6] auto[StDisabled] auto[OpAdvance] 10 1 T40 1 T166 1 T43 1
auto[6] auto[StDisabled] auto[OpGenId] 23 1 T25 1 T7 2 T52 1
auto[6] auto[StDisabled] auto[OpGenSwOut] 20 1 T40 1 T130 1 T87 1
auto[6] auto[StDisabled] auto[OpGenHwOut] 77 1 T175 1 T126 2 T176 2
auto[6] auto[StDisabled] auto[OpDisable] 6 1 T43 1 T348 1 T349 1
auto[6] auto[StInvalid] auto[OpAdvance] 1 1 T310 1 - - - -
auto[6] auto[StInvalid] auto[OpGenId] 2 1 T245 1 T281 1 - -
auto[6] auto[StInvalid] auto[OpGenSwOut] 2 1 T60 1 T350 1 - -
auto[6] auto[StInvalid] auto[OpGenHwOut] 2 1 T24 1 T351 1 - -
auto[7] auto[StReset] auto[OpGenId] 10 1 T13 1 T41 1 T51 1
auto[7] auto[StReset] auto[OpGenSwOut] 9 1 T7 1 T352 1 T311 1
auto[7] auto[StReset] auto[OpGenHwOut] 18 1 T32 1 T39 1 T222 1
auto[7] auto[StInit] auto[OpAdvance] 5 1 T91 1 T69 1 T308 1
auto[7] auto[StInit] auto[OpGenId] 6 1 T238 1 T353 1 T313 1
auto[7] auto[StInit] auto[OpGenSwOut] 7 1 T51 1 T354 1 T62 1
auto[7] auto[StInit] auto[OpGenHwOut] 12 1 T7 1 T355 1 T356 1
auto[7] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T357 1 T358 1 T359 1
auto[7] auto[StCreatorRootKey] auto[OpGenId] 11 1 T113 1 T51 1 T328 1
auto[7] auto[StCreatorRootKey] auto[OpGenSwOut] 7 1 T84 1 T360 1 T361 1
auto[7] auto[StCreatorRootKey] auto[OpGenHwOut] 15 1 T113 1 T7 1 T362 1
auto[7] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T303 1 T363 1 T208 1
auto[7] auto[StOwnerIntKey] auto[OpGenId] 7 1 T40 1 T43 2 T7 1
auto[7] auto[StOwnerIntKey] auto[OpGenSwOut] 3 1 T52 1 T227 1 T364 1
auto[7] auto[StOwnerIntKey] auto[OpGenHwOut] 20 1 T172 1 T365 1 T89 1
auto[7] auto[StOwnerKey] auto[OpAdvance] 4 1 T334 1 T183 1 T325 1
auto[7] auto[StOwnerKey] auto[OpGenId] 6 1 T7 1 T366 1 T63 1
auto[7] auto[StOwnerKey] auto[OpGenSwOut] 8 1 T39 1 T260 1 T272 1
auto[7] auto[StOwnerKey] auto[OpGenHwOut] 15 1 T176 1 T345 1 T343 1
auto[7] auto[StDisabled] auto[OpAdvance] 11 1 T7 1 T51 1 T42 1
auto[7] auto[StDisabled] auto[OpGenId] 23 1 T1 1 T27 1 T40 1
auto[7] auto[StDisabled] auto[OpGenSwOut] 26 1 T39 1 T40 2 T7 1
auto[7] auto[StDisabled] auto[OpGenHwOut] 70 1 T40 1 T174 1 T215 1
auto[7] auto[StDisabled] auto[OpDisable] 3 1 T59 1 T367 1 T368 1
auto[7] auto[StInvalid] auto[OpAdvance] 4 1 T13 1 T33 1 T88 1
auto[7] auto[StInvalid] auto[OpGenId] 4 1 T168 1 T266 1 T281 1
auto[7] auto[StInvalid] auto[OpGenSwOut] 3 1 T226 1 T309 1 T369 1
auto[7] auto[StInvalid] auto[OpGenHwOut] 4 1 T34 1 T168 1 T69 1


Summary for Cross sideload_clear_x_sl_avail_cross

Samples crossed: sideload_clear_cp aes_sl_avail kmac_sl_avail otbn_sl_avail
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 40 19 21 52.50 19


Automatically Generated Cross Bins for sideload_clear_x_sl_avail_cross

Element holes
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   NUMBER   STATUS   
[clear_all] [auto[0]] [auto[1]] * -- -- 2
[clear_all] [auto[1]] * * -- -- 4
[clear_one[1]] [auto[1]] * * -- -- 4
[clear_one[2]] * [auto[1]] * -- -- 4
[clear_one[3]] * * [auto[1]] -- -- 4


Uncovered bins
sideload_clear_cpaes_sl_availkmac_sl_availotbn_sl_availCOUNTAT LEASTNUMBERSTATUS
[clear_all] [auto[0]] [auto[0]] [auto[1]] 0 1 1


Covered bins
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] auto[0] auto[0] 1342 1 T1 2 T13 3 T16 4
clear_one[1] auto[0] auto[0] auto[0] 393 1 T1 1 T13 2 T19 1
clear_one[1] auto[0] auto[0] auto[1] 126 1 T32 4 T165 1 T222 3
clear_one[1] auto[0] auto[1] auto[0] 131 1 T166 2 T167 1 T175 3
clear_one[1] auto[0] auto[1] auto[1] 37 1 T39 2 T40 3 T43 1
clear_one[2] auto[0] auto[0] auto[0] 405 1 T1 1 T16 2 T32 1
clear_one[2] auto[0] auto[0] auto[1] 123 1 T3 1 T32 2 T40 1
clear_one[2] auto[1] auto[0] auto[0] 128 1 T39 3 T167 1 T174 1
clear_one[2] auto[1] auto[0] auto[1] 39 1 T39 1 T7 1 T131 2
clear_one[3] auto[0] auto[0] auto[0] 424 1 T13 2 T15 1 T18 1
clear_one[3] auto[0] auto[1] auto[0] 108 1 T40 1 T166 1 T171 2
clear_one[3] auto[1] auto[0] auto[0] 124 1 T16 1 T39 1 T174 1
clear_one[3] auto[1] auto[1] auto[0] 36 1 T39 2 T43 1 T131 1
clear_none auto[0] auto[0] auto[0] 1336 1 T1 1 T3 1 T4 1
clear_none auto[0] auto[0] auto[1] 109 1 T4 1 T40 2 T127 3
clear_none auto[0] auto[1] auto[0] 124 1 T27 1 T40 2 T171 1
clear_none auto[0] auto[1] auto[1] 53 1 T39 1 T80 1 T61 1
clear_none auto[1] auto[0] auto[0] 108 1 T16 1 T39 3 T43 1
clear_none auto[1] auto[0] auto[1] 22 1 T7 2 T42 1 T61 1
clear_none auto[1] auto[1] auto[0] 35 1 T43 2 T7 1 T61 1
clear_none auto[1] auto[1] auto[1] 24 1 T40 1 T43 1 T51 1


Summary for Cross sideload_clear_x_regwen_cross

Samples crossed: sideload_clear_cp regwen_cp
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 10 0 10 100.00


Automatically Generated Cross Bins for sideload_clear_x_regwen_cross

Bins
sideload_clear_cp   regwen_cp   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] 1273 1 T1 2 T13 3 T16 4
clear_all auto[1] 69 1 T113 3 T114 3 T130 5
clear_one[1] auto[0] 626 1 T1 1 T13 2 T32 4
clear_one[1] auto[1] 61 1 T113 8 T130 1 T224 4
clear_one[2] auto[0] 658 1 T1 1 T3 1 T16 2
clear_one[2] auto[1] 37 1 T224 3 T131 4 T225 2
clear_one[3] auto[0] 658 1 T13 2 T15 1 T16 1
clear_one[3] auto[1] 34 1 T114 2 T224 1 T333 2
clear_none auto[0] 1710 1 T1 1 T3 1 T4 2
clear_none auto[1] 101 1 T113 2 T114 3 T224 1