Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
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Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
SCOREWEIGHTGOALAT LEASTAUTO BIN MAXPRINT MISSING
80.84 1 100 1 64 64


Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_dv_keymgr_env_0.1/keymgr_env_cov.sv


Summary for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg

CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   
Variables 51 0 51 100.00
Crosses 330 73 257 77.88


Variables for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
VARIABLE   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   AUTO BIN MAX   COMMENT   
aes_sl_avail 2 0 2 100.00 100 1 1 2
aes_sl_avail_cp 2 0 2 100.00 100 1 1 2
kmac_sl_avail 2 0 2 100.00 100 1 1 2
kmac_sl_avail_cp 2 0 2 100.00 100 1 1 2
op 5 0 5 100.00 100 1 1 0
op_cp 5 0 5 100.00 100 1 1 0
otbn_sl_avail 2 0 2 100.00 100 1 1 2
otbn_sl_avail_cp 2 0 2 100.00 100 1 1 2
regwen_cp 2 0 2 100.00 100 1 1 2
sideload_clear 8 0 8 100.00 100 1 1 8
sideload_clear_cp 5 0 5 100.00 100 1 1 0
state 7 0 7 100.00 100 1 1 0
state_cp 7 0 7 100.00 100 1 1 0


Crosses for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
CROSS   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   PRINT MISSING   COMMENT   
sideload_clear_x_state_op_cross 280 54 226 80.71 100 1 1 0
sideload_clear_x_sl_avail_cross 40 19 21 52.50 100 1 1 0
sideload_clear_x_regwen_cross 10 0 10 100.00 100 1 1 0


Summary for Variable aes_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4654 1 T5 2 T6 1 T15 4
auto[1] 535 1 T5 1 T6 1 T25 4


Summary for Variable aes_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4654 1 T5 2 T6 1 T15 4
auto[1] 535 1 T5 1 T6 1 T25 4


Summary for Variable kmac_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4677 1 T5 3 T15 4 T25 31
auto[1] 512 1 T6 2 T25 4 T39 4


Summary for Variable kmac_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4677 1 T5 3 T15 4 T25 31
auto[1] 512 1 T6 2 T25 4 T39 4


Summary for Variable op

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 417 1 T25 3 T150 1 T35 2
auto[OpGenId] 1074 1 T6 1 T15 3 T25 13
auto[OpGenSwOut] 1070 1 T5 3 T25 6 T88 2
auto[OpGenHwOut] 2556 1 T6 1 T15 1 T25 12
auto[OpDisable] 72 1 T25 1 T69 1 T68 2


Summary for Variable op_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 417 1 T25 3 T150 1 T35 2
auto[OpGenId] 1074 1 T6 1 T15 3 T25 13
auto[OpGenSwOut] 1070 1 T5 3 T25 6 T88 2
auto[OpGenHwOut] 2556 1 T6 1 T15 1 T25 12
auto[OpDisable] 72 1 T25 1 T69 1 T68 2


Summary for Variable otbn_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4654 1 T5 3 T6 2 T15 4
auto[1] 535 1 T25 4 T218 3 T197 1


Summary for Variable otbn_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4654 1 T5 3 T6 2 T15 4
auto[1] 535 1 T25 4 T218 3 T197 1


Summary for Variable regwen_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for regwen_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4926 1 T5 3 T6 2 T15 4
auto[1] 263 1 T124 6 T125 11 T126 15


Summary for Variable sideload_clear

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 8 0 8 100.00


Automatically Generated Bins for sideload_clear

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1766 1 T5 1 T6 2 T15 1
auto[1] 688 1 T5 1 T25 5 T39 2
auto[2] 658 1 T25 4 T39 1 T34 1
auto[3] 647 1 T15 1 T25 4 T39 2
auto[4] 320 1 T5 1 T39 1 T148 1
auto[5] 366 1 T25 2 T148 1 T218 2
auto[6] 374 1 T25 3 T39 1 T40 1
auto[7] 370 1 T15 2 T25 2 T88 1


Summary for Variable sideload_clear_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
User Defined Bins 5 0 5 100.00


User Defined Bins for sideload_clear_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all 1430 1 T5 1 T15 2 T25 7
clear_one[1] 688 1 T5 1 T25 5 T39 2
clear_one[2] 658 1 T25 4 T39 1 T34 1
clear_one[3] 647 1 T15 1 T25 4 T39 2
clear_none 1766 1 T5 1 T6 2 T15 1


Summary for Variable state

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 1071 1 T15 2 T25 7 T39 1
auto[StInit] 747 1 T15 2 T25 3 T39 1
auto[StCreatorRootKey] 548 1 T25 3 T39 1 T34 1
auto[StOwnerIntKey] 480 1 T5 1 T6 1 T25 2
auto[StOwnerKey] 471 1 T6 1 T25 6 T39 1
auto[StDisabled] 1741 1 T5 2 T25 14 T39 4
auto[StInvalid] 131 1 T35 2 T50 3 T24 3


Summary for Variable state_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 1071 1 T15 2 T25 7 T39 1
auto[StInit] 747 1 T15 2 T25 3 T39 1
auto[StCreatorRootKey] 548 1 T25 3 T39 1 T34 1
auto[StOwnerIntKey] 480 1 T5 1 T6 1 T25 2
auto[StOwnerKey] 471 1 T6 1 T25 6 T39 1
auto[StDisabled] 1741 1 T5 2 T25 14 T39 4
auto[StInvalid] 131 1 T35 2 T50 3 T24 3


Summary for Cross sideload_clear_x_state_op_cross

Samples crossed: sideload_clear state op
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 280 54 226 80.71 54


Automatically Generated Cross Bins for sideload_clear_x_state_op_cross

Uncovered bins
sideload_clear   state   op   COUNT   AT LEAST   NUMBER   STATUS   
[auto[0]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 5
[auto[0]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[1] - auto[4]] [auto[StReset]] [auto[OpAdvance]] -- -- 4
[auto[1] - auto[4]] [auto[StReset]] [auto[OpDisable]] -- -- 4
[auto[1] - auto[4]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 16
[auto[1] - auto[4]] [auto[StInvalid]] [auto[OpDisable]] -- -- 4
[auto[5]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 5
[auto[5]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[6] - auto[7]] [auto[StReset]] [auto[OpAdvance]] -- -- 2
[auto[6] - auto[7]] [auto[StReset]] [auto[OpDisable]] -- -- 2
[auto[6] - auto[7]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 8
[auto[6] - auto[7]] [auto[StInvalid]] [auto[OpDisable]] -- -- 2


Covered bins
sideload_clear   state   op   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[StReset] auto[OpAdvance] 2 1 T124 1 T246 1 - -
auto[0] auto[StReset] auto[OpGenId] 167 1 T25 2 T150 1 T35 1
auto[0] auto[StReset] auto[OpGenSwOut] 164 1 T88 1 T40 2 T49 1
auto[0] auto[StReset] auto[OpGenHwOut] 291 1 T15 1 T25 3 T39 1
auto[0] auto[StInit] auto[OpAdvance] 46 1 T198 1 T22 1 T247 1
auto[0] auto[StInit] auto[OpGenId] 92 1 T25 2 T45 1 T124 1
auto[0] auto[StInit] auto[OpGenSwOut] 86 1 T25 1 T199 1 T59 1
auto[0] auto[StInit] auto[OpGenHwOut] 177 1 T149 1 T218 1 T211 1
auto[0] auto[StCreatorRootKey] auto[OpAdvance] 29 1 T25 1 T59 1 T81 1
auto[0] auto[StCreatorRootKey] auto[OpGenId] 42 1 T34 1 T7 1 T126 2
auto[0] auto[StCreatorRootKey] auto[OpGenSwOut] 43 1 T201 1 T41 1 T141 1
auto[0] auto[StCreatorRootKey] auto[OpGenHwOut] 95 1 T148 1 T211 1 T59 1
auto[0] auto[StOwnerIntKey] auto[OpAdvance] 10 1 T230 1 T46 1 T248 1
auto[0] auto[StOwnerIntKey] auto[OpGenId] 24 1 T6 1 T197 1 T200 1
auto[0] auto[StOwnerIntKey] auto[OpGenSwOut] 28 1 T5 1 T59 1 T249 1
auto[0] auto[StOwnerIntKey] auto[OpGenHwOut] 46 1 T7 1 T68 1 T250 1
auto[0] auto[StOwnerKey] auto[OpAdvance] 11 1 T25 1 T251 1 T8 1
auto[0] auto[StOwnerKey] auto[OpGenId] 22 1 T252 1 T68 1 T8 1
auto[0] auto[StOwnerKey] auto[OpGenSwOut] 25 1 T25 3 T124 1 T7 1
auto[0] auto[StOwnerKey] auto[OpGenHwOut] 44 1 T6 1 T142 1 T253 1
auto[0] auto[StDisabled] auto[OpAdvance] 23 1 T124 1 T41 1 T254 3
auto[0] auto[StDisabled] auto[OpGenId] 43 1 T59 1 T7 1 T200 1
auto[0] auto[StDisabled] auto[OpGenSwOut] 63 1 T88 1 T210 1 T68 1
auto[0] auto[StDisabled] auto[OpGenHwOut] 144 1 T25 1 T39 1 T148 1
auto[0] auto[StDisabled] auto[OpDisable] 22 1 T25 1 T255 1 T65 1
auto[0] auto[StInvalid] auto[OpAdvance] 2 1 T35 1 T256 1 - -
auto[0] auto[StInvalid] auto[OpGenId] 10 1 T50 1 T207 1 T209 1
auto[0] auto[StInvalid] auto[OpGenSwOut] 8 1 T203 1 T94 1 T257 1
auto[0] auto[StInvalid] auto[OpGenHwOut] 7 1 T202 1 T103 1 T94 1
auto[1] auto[StReset] auto[OpGenId] 17 1 T210 1 T8 1 T73 2
auto[1] auto[StReset] auto[OpGenSwOut] 23 1 T25 1 T40 1 T59 1
auto[1] auto[StReset] auto[OpGenHwOut] 41 1 T148 2 T217 1 T212 1
auto[1] auto[StInit] auto[OpAdvance] 8 1 T258 1 T96 1 T46 1
auto[1] auto[StInit] auto[OpGenId] 11 1 T23 2 T54 1 T259 1
auto[1] auto[StInit] auto[OpGenSwOut] 14 1 T68 1 T85 1 T86 1
auto[1] auto[StInit] auto[OpGenHwOut] 32 1 T39 1 T260 1 T261 1
auto[1] auto[StCreatorRootKey] auto[OpAdvance] 6 1 T125 3 T262 1 T263 1
auto[1] auto[StCreatorRootKey] auto[OpGenId] 12 1 T59 1 T36 1 T264 1
auto[1] auto[StCreatorRootKey] auto[OpGenSwOut] 10 1 T265 1 T266 1 T267 1
auto[1] auto[StCreatorRootKey] auto[OpGenHwOut] 38 1 T218 1 T59 1 T212 1
auto[1] auto[StOwnerIntKey] auto[OpAdvance] 6 1 T77 1 T268 1 T238 1
auto[1] auto[StOwnerIntKey] auto[OpGenId] 15 1 T205 1 T125 1 T62 1
auto[1] auto[StOwnerIntKey] auto[OpGenSwOut] 9 1 T59 1 T76 1 T78 1
auto[1] auto[StOwnerIntKey] auto[OpGenHwOut] 50 1 T25 2 T39 1 T211 1
auto[1] auto[StOwnerKey] auto[OpAdvance] 16 1 T59 1 T269 2 T65 1
auto[1] auto[StOwnerKey] auto[OpGenId] 12 1 T7 1 T269 1 T75 1
auto[1] auto[StOwnerKey] auto[OpGenSwOut] 14 1 T141 1 T270 1 T271 1
auto[1] auto[StOwnerKey] auto[OpGenHwOut] 33 1 T149 1 T198 1 T220 1
auto[1] auto[StDisabled] auto[OpAdvance] 29 1 T124 1 T272 1 T269 1
auto[1] auto[StDisabled] auto[OpGenId] 53 1 T25 1 T198 1 T124 1
auto[1] auto[StDisabled] auto[OpGenSwOut] 59 1 T5 1 T25 1 T150 1
auto[1] auto[StDisabled] auto[OpGenHwOut] 155 1 T148 1 T149 2 T211 1
auto[1] auto[StDisabled] auto[OpDisable] 7 1 T68 1 T54 1 T73 1
auto[1] auto[StInvalid] auto[OpAdvance] 2 1 T103 1 T215 1 - -
auto[1] auto[StInvalid] auto[OpGenId] 3 1 T257 1 T273 1 T274 1
auto[1] auto[StInvalid] auto[OpGenSwOut] 3 1 T215 1 T275 1 T276 1
auto[1] auto[StInvalid] auto[OpGenHwOut] 10 1 T24 1 T277 1 T204 1
auto[2] auto[StReset] auto[OpGenId] 14 1 T49 1 T278 1 T26 1
auto[2] auto[StReset] auto[OpGenSwOut] 15 1 T36 1 T279 1 T229 1
auto[2] auto[StReset] auto[OpGenHwOut] 50 1 T49 1 T143 1 T68 1
auto[2] auto[StInit] auto[OpAdvance] 11 1 T23 1 T280 1 T244 1
auto[2] auto[StInit] auto[OpGenId] 18 1 T68 1 T92 2 T103 1
auto[2] auto[StInit] auto[OpGenSwOut] 16 1 T59 1 T279 1 T89 1
auto[2] auto[StInit] auto[OpGenHwOut] 25 1 T150 1 T53 1 T142 1
auto[2] auto[StCreatorRootKey] auto[OpAdvance] 5 1 T150 1 T77 1 T281 1
auto[2] auto[StCreatorRootKey] auto[OpGenId] 13 1 T25 1 T282 1 T64 1
auto[2] auto[StCreatorRootKey] auto[OpGenSwOut] 10 1 T59 1 T8 1 T54 1
auto[2] auto[StCreatorRootKey] auto[OpGenHwOut] 45 1 T283 1 T220 1 T143 1
auto[2] auto[StOwnerIntKey] auto[OpAdvance] 5 1 T284 1 T285 1 T286 1
auto[2] auto[StOwnerIntKey] auto[OpGenId] 13 1 T41 1 T251 1 T76 1
auto[2] auto[StOwnerIntKey] auto[OpGenSwOut] 15 1 T59 1 T68 1 T8 1
auto[2] auto[StOwnerIntKey] auto[OpGenHwOut] 40 1 T149 1 T287 1 T83 1
auto[2] auto[StOwnerKey] auto[OpAdvance] 9 1 T201 1 T288 1 T289 1
auto[2] auto[StOwnerKey] auto[OpGenId] 15 1 T25 1 T34 1 T53 1
auto[2] auto[StOwnerKey] auto[OpGenSwOut] 11 1 T118 1 T290 1 T63 1
auto[2] auto[StOwnerKey] auto[OpGenHwOut] 38 1 T25 1 T211 1 T291 1
auto[2] auto[StDisabled] auto[OpAdvance] 24 1 T7 1 T292 2 T293 1
auto[2] auto[StDisabled] auto[OpGenId] 52 1 T59 3 T141 1 T68 1
auto[2] auto[StDisabled] auto[OpGenSwOut] 46 1 T68 2 T294 1 T72 1
auto[2] auto[StDisabled] auto[OpGenHwOut] 141 1 T25 1 T39 1 T218 2
auto[2] auto[StDisabled] auto[OpDisable] 11 1 T69 1 T68 1 T75 1
auto[2] auto[StInvalid] auto[OpAdvance] 5 1 T202 1 T215 1 T209 1
auto[2] auto[StInvalid] auto[OpGenId] 3 1 T204 1 T295 1 T296 1
auto[2] auto[StInvalid] auto[OpGenSwOut] 3 1 T94 1 T257 1 T297 1
auto[2] auto[StInvalid] auto[OpGenHwOut] 5 1 T298 1 T274 1 T299 1
auto[3] auto[StReset] auto[OpGenId] 24 1 T200 1 T68 1 T300 1
auto[3] auto[StReset] auto[OpGenSwOut] 26 1 T258 1 T228 1 T301 1
auto[3] auto[StReset] auto[OpGenHwOut] 47 1 T148 1 T35 1 T217 2
auto[3] auto[StInit] auto[OpAdvance] 7 1 T42 1 T302 1 T96 1
auto[3] auto[StInit] auto[OpGenId] 13 1 T15 1 T293 1 T267 2
auto[3] auto[StInit] auto[OpGenSwOut] 13 1 T35 1 T59 1 T22 2
auto[3] auto[StInit] auto[OpGenHwOut] 30 1 T217 1 T60 1 T303 1
auto[3] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T277 1 T304 1 T305 1
auto[3] auto[StCreatorRootKey] auto[OpGenId] 15 1 T25 1 T54 2 T278 1
auto[3] auto[StCreatorRootKey] auto[OpGenSwOut] 16 1 T206 1 T62 1 T306 1
auto[3] auto[StCreatorRootKey] auto[OpGenHwOut] 36 1 T252 1 T247 1 T303 1
auto[3] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T267 1 T242 1 T162 1
auto[3] auto[StOwnerIntKey] auto[OpGenId] 11 1 T126 3 T290 1 T307 1
auto[3] auto[StOwnerIntKey] auto[OpGenSwOut] 13 1 T150 1 T308 1 T258 1
auto[3] auto[StOwnerIntKey] auto[OpGenHwOut] 32 1 T148 1 T142 1 T143 1
auto[3] auto[StOwnerKey] auto[OpAdvance] 11 1 T59 1 T125 1 T237 1
auto[3] auto[StOwnerKey] auto[OpGenId] 13 1 T200 1 T125 1 T309 1
auto[3] auto[StOwnerKey] auto[OpGenSwOut] 15 1 T125 1 T72 1 T310 1
auto[3] auto[StOwnerKey] auto[OpGenHwOut] 32 1 T148 1 T212 1 T311 1
auto[3] auto[StDisabled] auto[OpAdvance] 20 1 T126 3 T68 1 T258 1
auto[3] auto[StDisabled] auto[OpGenId] 53 1 T25 2 T197 1 T124 3
auto[3] auto[StDisabled] auto[OpGenSwOut] 42 1 T197 1 T59 2 T125 1
auto[3] auto[StDisabled] auto[OpGenHwOut] 141 1 T25 1 T39 2 T149 1
auto[3] auto[StDisabled] auto[OpDisable] 3 1 T312 1 T313 1 T314 1
auto[3] auto[StInvalid] auto[OpAdvance] 6 1 T207 2 T204 1 T315 1
auto[3] auto[StInvalid] auto[OpGenId] 8 1 T202 2 T215 1 T257 1
auto[3] auto[StInvalid] auto[OpGenSwOut] 6 1 T102 1 T316 1 T275 1
auto[3] auto[StInvalid] auto[OpGenHwOut] 8 1 T50 1 T203 1 T216 1
auto[4] auto[StReset] auto[OpGenId] 18 1 T222 1 T93 1 T75 2
auto[4] auto[StReset] auto[OpGenSwOut] 14 1 T202 1 T254 1 T11 1
auto[4] auto[StReset] auto[OpGenHwOut] 22 1 T40 1 T303 1 T253 1
auto[4] auto[StInit] auto[OpAdvance] 2 1 T284 1 T317 1 - -
auto[4] auto[StInit] auto[OpGenId] 3 1 T104 1 T90 1 T230 1
auto[4] auto[StInit] auto[OpGenSwOut] 9 1 T258 1 T65 1 T318 1
auto[4] auto[StInit] auto[OpGenHwOut] 6 1 T23 1 T319 1 T313 1
auto[4] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T68 1 T242 1 T248 1
auto[4] auto[StCreatorRootKey] auto[OpGenId] 2 1 T320 1 T321 1 - -
auto[4] auto[StCreatorRootKey] auto[OpGenSwOut] 7 1 T322 1 T323 1 T324 1
auto[4] auto[StCreatorRootKey] auto[OpGenHwOut] 17 1 T39 1 T325 1 T82 1
auto[4] auto[StOwnerIntKey] auto[OpAdvance] 2 1 T326 1 T327 1 - -
auto[4] auto[StOwnerIntKey] auto[OpGenId] 10 1 T210 1 T282 1 T254 1
auto[4] auto[StOwnerIntKey] auto[OpGenSwOut] 5 1 T328 1 T254 2 T329 1
auto[4] auto[StOwnerIntKey] auto[OpGenHwOut] 20 1 T217 1 T8 2 T330 1
auto[4] auto[StOwnerKey] auto[OpAdvance] 2 1 T300 1 T331 1 - -
auto[4] auto[StOwnerKey] auto[OpGenId] 3 1 T278 1 T265 1 T332 1
auto[4] auto[StOwnerKey] auto[OpGenSwOut] 6 1 T333 1 T75 1 T301 1
auto[4] auto[StOwnerKey] auto[OpGenHwOut] 13 1 T217 1 T80 1 T334 1
auto[4] auto[StDisabled] auto[OpAdvance] 10 1 T199 1 T85 1 T269 2
auto[4] auto[StDisabled] auto[OpGenId] 29 1 T59 2 T65 2 T335 1
auto[4] auto[StDisabled] auto[OpGenSwOut] 26 1 T5 1 T59 2 T272 1
auto[4] auto[StDisabled] auto[OpGenHwOut] 77 1 T148 1 T211 1 T201 1
auto[4] auto[StDisabled] auto[OpDisable] 3 1 T77 1 T242 1 T336 1
auto[4] auto[StInvalid] auto[OpAdvance] 2 1 T35 1 T215 1 - -
auto[4] auto[StInvalid] auto[OpGenId] 2 1 T298 1 T337 1 - -
auto[4] auto[StInvalid] auto[OpGenSwOut] 3 1 T204 1 T102 1 T338 1
auto[4] auto[StInvalid] auto[OpGenHwOut] 3 1 T24 1 T339 1 T337 1
auto[5] auto[StReset] auto[OpAdvance] 1 1 T340 1 - - - -
auto[5] auto[StReset] auto[OpGenId] 13 1 T201 1 T255 1 T277 1
auto[5] auto[StReset] auto[OpGenSwOut] 10 1 T35 1 T224 1 T73 1
auto[5] auto[StReset] auto[OpGenHwOut] 23 1 T200 1 T303 1 T207 1
auto[5] auto[StInit] auto[OpAdvance] 6 1 T210 1 T202 1 T341 1
auto[5] auto[StInit] auto[OpGenId] 8 1 T342 1 T302 2 T343 1
auto[5] auto[StInit] auto[OpGenSwOut] 11 1 T68 1 T77 1 T344 1
auto[5] auto[StInit] auto[OpGenHwOut] 18 1 T212 1 T253 1 T302 1
auto[5] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T345 1 T346 1 T347 1
auto[5] auto[StCreatorRootKey] auto[OpGenId] 5 1 T348 2 T349 1 T350 1
auto[5] auto[StCreatorRootKey] auto[OpGenSwOut] 4 1 T259 1 T46 1 T162 1
auto[5] auto[StCreatorRootKey] auto[OpGenHwOut] 11 1 T142 1 T84 1 T351 1
auto[5] auto[StOwnerIntKey] auto[OpAdvance] 8 1 T59 1 T85 2 T352 1
auto[5] auto[StOwnerIntKey] auto[OpGenId] 4 1 T291 1 T322 1 T335 1
auto[5] auto[StOwnerIntKey] auto[OpGenSwOut] 7 1 T54 1 T272 1 T78 1
auto[5] auto[StOwnerIntKey] auto[OpGenHwOut] 25 1 T218 1 T213 1 T85 1
auto[5] auto[StOwnerKey] auto[OpAdvance] 4 1 T353 2 T354 1 T355 1
auto[5] auto[StOwnerKey] auto[OpGenId] 6 1 T85 1 T356 1 T357 1
auto[5] auto[StOwnerKey] auto[OpGenSwOut] 2 1 T358 1 T359 1 - -
auto[5] auto[StOwnerKey] auto[OpGenHwOut] 27 1 T283 1 T143 1 T287 1
auto[5] auto[StDisabled] auto[OpAdvance] 14 1 T25 1 T68 1 T81 1
auto[5] auto[StDisabled] auto[OpGenId] 39 1 T25 1 T7 1 T201 1
auto[5] auto[StDisabled] auto[OpGenSwOut] 18 1 T126 1 T8 1 T282 1
auto[5] auto[StDisabled] auto[OpGenHwOut] 75 1 T148 1 T218 1 T198 1
auto[5] auto[StDisabled] auto[OpDisable] 10 1 T279 1 T76 1 T78 1
auto[5] auto[StInvalid] auto[OpAdvance] 1 1 T296 1 - - - -
auto[5] auto[StInvalid] auto[OpGenId] 3 1 T207 1 T297 1 T275 1
auto[5] auto[StInvalid] auto[OpGenSwOut] 6 1 T203 1 T277 1 T360 1
auto[5] auto[StInvalid] auto[OpGenHwOut] 4 1 T277 1 T204 2 T295 1
auto[6] auto[StReset] auto[OpGenId] 5 1 T93 1 T361 2 T362 1
auto[6] auto[StReset] auto[OpGenSwOut] 10 1 T60 1 T335 1 T75 1
auto[6] auto[StReset] auto[OpGenHwOut] 26 1 T25 1 T35 1 T41 1
auto[6] auto[StInit] auto[OpAdvance] 3 1 T59 1 T254 1 T161 1
auto[6] auto[StInit] auto[OpGenId] 9 1 T40 1 T363 1 T99 1
auto[6] auto[StInit] auto[OpGenSwOut] 9 1 T309 1 T364 1 T107 1
auto[6] auto[StInit] auto[OpGenHwOut] 12 1 T330 1 T365 1 T104 1
auto[6] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T26 1 T366 1 T340 1
auto[6] auto[StCreatorRootKey] auto[OpGenId] 10 1 T59 1 T269 1 T367 1
auto[6] auto[StCreatorRootKey] auto[OpGenSwOut] 9 1 T198 1 T269 1 T368 1
auto[6] auto[StCreatorRootKey] auto[OpGenHwOut] 21 1 T217 1 T319 1 T369 1
auto[6] auto[StOwnerIntKey] auto[OpAdvance] 6 1 T59 1 T370 1 T371 1
auto[6] auto[StOwnerIntKey] auto[OpGenId] 7 1 T7 1 T270 1 T241 1
auto[6] auto[StOwnerIntKey] auto[OpGenSwOut] 5 1 T7 1 T371 1 T372 1
auto[6] auto[StOwnerIntKey] auto[OpGenHwOut] 33 1 T220 1 T212 1 T53 1
auto[6] auto[StOwnerKey] auto[OpAdvance] 3 1 T258 1 T371 1 T117 1
auto[6] auto[StOwnerKey] auto[OpGenId] 12 1 T7 1 T53 1 T64 1
auto[6] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T27 1 T373 1 T374 1
auto[6] auto[StOwnerKey] auto[OpGenHwOut] 16 1 T39 1 T8 1 T375 1
auto[6] auto[StDisabled] auto[OpAdvance] 13 1 T125 1 T288 1 T302 1
auto[6] auto[StDisabled] auto[OpGenId] 29 1 T25 1 T125 1 T64 1
auto[6] auto[StDisabled] auto[OpGenSwOut] 25 1 T294 1 T301 1 T376 1
auto[6] auto[StDisabled] auto[OpGenHwOut] 82 1 T25 1 T325 1 T212 1
auto[6] auto[StDisabled] auto[OpDisable] 9 1 T8 1 T77 1 T78 1
auto[6] auto[StInvalid] auto[OpAdvance] 3 1 T377 1 T275 1 T378 1
auto[6] auto[StInvalid] auto[OpGenId] 1 1 T215 1 - - - -
auto[6] auto[StInvalid] auto[OpGenSwOut] 4 1 T204 1 T360 1 T377 1
auto[6] auto[StInvalid] auto[OpGenHwOut] 2 1 T377 1 T379 1 - -
auto[7] auto[StReset] auto[OpGenId] 9 1 T15 1 T201 1 T309 1
auto[7] auto[StReset] auto[OpGenSwOut] 12 1 T49 2 T53 1 T73 1
auto[7] auto[StReset] auto[OpGenHwOut] 27 1 T253 1 T207 1 T364 1
auto[7] auto[StInit] auto[OpAdvance] 6 1 T300 1 T65 1 T370 1
auto[7] auto[StInit] auto[OpGenId] 8 1 T15 1 T89 1 T242 1
auto[7] auto[StInit] auto[OpGenSwOut] 12 1 T103 1 T265 1 T89 1
auto[7] auto[StInit] auto[OpGenHwOut] 26 1 T148 1 T59 1 T325 1
auto[7] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T60 1 T370 1 T380 1
auto[7] auto[StCreatorRootKey] auto[OpGenId] 5 1 T381 1 T354 1 T382 1
auto[7] auto[StCreatorRootKey] auto[OpGenSwOut] 9 1 T294 1 T383 1 T241 1
auto[7] auto[StCreatorRootKey] auto[OpGenHwOut] 17 1 T149 1 T214 1 T384 1
auto[7] auto[StOwnerIntKey] auto[OpAdvance] 1 1 T385 1 - - - -
auto[7] auto[StOwnerIntKey] auto[OpGenId] 7 1 T59 1 T141 1 T288 1
auto[7] auto[StOwnerIntKey] auto[OpGenSwOut] 8 1 T68 1 T54 1 T293 1
auto[7] auto[StOwnerIntKey] auto[OpGenHwOut] 12 1 T311 1 T262 1 T386 1
auto[7] auto[StOwnerKey] auto[OpAdvance] 6 1 T243 1 T380 2 T387 2
auto[7] auto[StOwnerKey] auto[OpGenId] 11 1 T88 1 T277 1 T388 1
auto[7] auto[StOwnerKey] auto[OpGenSwOut] 6 1 T389 1 T242 1 T232 1
auto[7] auto[StOwnerKey] auto[OpGenHwOut] 26 1 T218 1 T325 1 T81 1
auto[7] auto[StDisabled] auto[OpAdvance] 10 1 T125 1 T68 1 T46 1
auto[7] auto[StDisabled] auto[OpGenId] 27 1 T25 1 T59 1 T205 1
auto[7] auto[StDisabled] auto[OpGenSwOut] 28 1 T59 1 T7 1 T125 1
auto[7] auto[StDisabled] auto[OpGenHwOut] 79 1 T25 1 T218 1 T217 1
auto[7] auto[StDisabled] auto[OpDisable] 7 1 T8 1 T390 1 T78 1
auto[7] auto[StInvalid] auto[OpAdvance] 2 1 T24 1 T273 1 - -
auto[7] auto[StInvalid] auto[OpGenId] 1 1 T202 1 - - - -
auto[7] auto[StInvalid] auto[OpGenSwOut] 2 1 T391 1 T295 1 - -
auto[7] auto[StInvalid] auto[OpGenHwOut] 3 1 T50 1 T257 1 T392 1


Summary for Cross sideload_clear_x_sl_avail_cross

Samples crossed: sideload_clear_cp aes_sl_avail kmac_sl_avail otbn_sl_avail
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 40 19 21 52.50 19


Automatically Generated Cross Bins for sideload_clear_x_sl_avail_cross

Element holes
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   NUMBER   STATUS   
[clear_all] [auto[0]] [auto[1]] * -- -- 2
[clear_all] [auto[1]] * * -- -- 4
[clear_one[1]] [auto[1]] * * -- -- 4
[clear_one[2]] * [auto[1]] * -- -- 4
[clear_one[3]] * * [auto[1]] -- -- 4


Uncovered bins
sideload_clear_cpaes_sl_availkmac_sl_availotbn_sl_availCOUNTAT LEASTNUMBERSTATUS
[clear_all] [auto[0]] [auto[0]] [auto[1]] 0 1 1


Covered bins
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] auto[0] auto[0] 1430 1 T5 1 T15 2 T25 7
clear_one[1] auto[0] auto[0] auto[0] 397 1 T5 1 T25 3 T39 1
clear_one[1] auto[0] auto[0] auto[1] 123 1 T218 1 T124 4 T59 1
clear_one[1] auto[0] auto[1] auto[0] 134 1 T25 1 T39 1 T148 1
clear_one[1] auto[0] auto[1] auto[1] 34 1 T25 1 T198 2 T205 1
clear_one[2] auto[0] auto[0] auto[0] 394 1 T25 2 T39 1 T149 1
clear_one[2] auto[0] auto[0] auto[1] 129 1 T218 2 T59 1 T7 1
clear_one[2] auto[1] auto[0] auto[0] 101 1 T25 2 T34 1 T211 2
clear_one[2] auto[1] auto[0] auto[1] 34 1 T201 1 T41 1 T53 1
clear_one[3] auto[0] auto[0] auto[0] 393 1 T15 1 T25 2 T148 1
clear_one[3] auto[0] auto[1] auto[0] 95 1 T39 2 T148 2 T149 1
clear_one[3] auto[1] auto[0] auto[0] 124 1 T25 2 T7 1 T212 2
clear_one[3] auto[1] auto[1] auto[0] 35 1 T150 1 T197 2 T200 1
clear_none auto[0] auto[0] auto[0] 1260 1 T15 1 T25 11 T39 1
clear_none auto[0] auto[0] auto[1] 124 1 T25 2 T59 1 T200 1
clear_none auto[0] auto[1] auto[0] 116 1 T6 1 T25 1 T39 1
clear_none auto[0] auto[1] auto[1] 25 1 T25 1 T68 1 T60 1
clear_none auto[1] auto[0] auto[0] 134 1 T5 1 T211 2 T7 1
clear_none auto[1] auto[0] auto[1] 34 1 T124 2 T8 1 T72 1
clear_none auto[1] auto[1] auto[0] 41 1 T6 1 T34 1 T126 3
clear_none auto[1] auto[1] auto[1] 32 1 T197 1 T201 1 T41 1


Summary for Cross sideload_clear_x_regwen_cross

Samples crossed: sideload_clear_cp regwen_cp
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 10 0 10 100.00


Automatically Generated Cross Bins for sideload_clear_x_regwen_cross

Bins
sideload_clear_cp   regwen_cp   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] 1344 1 T5 1 T15 2 T25 7
clear_all auto[1] 86 1 T125 4 T126 3 T85 4
clear_one[1] auto[0] 654 1 T5 1 T25 5 T39 2
clear_one[1] auto[1] 34 1 T124 3 T125 3 T272 2
clear_one[2] auto[0] 624 1 T25 4 T39 1 T34 1
clear_one[2] auto[1] 34 1 T292 3 T302 3 T370 3
clear_one[3] auto[0] 606 1 T15 1 T25 4 T39 2
clear_one[3] auto[1] 41 1 T124 2 T125 3 T126 7
clear_none auto[0] 1698 1 T5 1 T6 2 T15 1
clear_none auto[1] 68 1 T124 1 T125 1 T126 5