Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
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Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
SCOREWEIGHTGOALAT LEASTAUTO BIN MAXPRINT MISSING
80.58 1 100 1 64 64


Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_dv_keymgr_env_0.1/keymgr_env_cov.sv


Summary for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg

CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   
Variables 51 0 51 100.00
Crosses 330 74 256 77.58


Variables for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
VARIABLE   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   AUTO BIN MAX   COMMENT   
aes_sl_avail 2 0 2 100.00 100 1 1 2
aes_sl_avail_cp 2 0 2 100.00 100 1 1 2
kmac_sl_avail 2 0 2 100.00 100 1 1 2
kmac_sl_avail_cp 2 0 2 100.00 100 1 1 2
op 5 0 5 100.00 100 1 1 0
op_cp 5 0 5 100.00 100 1 1 0
otbn_sl_avail 2 0 2 100.00 100 1 1 2
otbn_sl_avail_cp 2 0 2 100.00 100 1 1 2
regwen_cp 2 0 2 100.00 100 1 1 2
sideload_clear 8 0 8 100.00 100 1 1 8
sideload_clear_cp 5 0 5 100.00 100 1 1 0
state 7 0 7 100.00 100 1 1 0
state_cp 7 0 7 100.00 100 1 1 0


Crosses for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
CROSS   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   PRINT MISSING   COMMENT   
sideload_clear_x_state_op_cross 280 55 225 80.36 100 1 1 0
sideload_clear_x_sl_avail_cross 40 19 21 52.50 100 1 1 0
sideload_clear_x_regwen_cross 10 0 10 100.00 100 1 1 0


Summary for Variable aes_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4344 1 T1 8 T2 4 T4 10
auto[1] 489 1 T2 4 T4 3 T5 2


Summary for Variable aes_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4344 1 T1 8 T2 4 T4 10
auto[1] 489 1 T2 4 T4 3 T5 2


Summary for Variable kmac_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4329 1 T1 5 T2 8 T4 13
auto[1] 504 1 T1 3 T17 6 T44 1


Summary for Variable kmac_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4329 1 T1 5 T2 8 T4 13
auto[1] 504 1 T1 3 T17 6 T44 1


Summary for Variable op

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 392 1 T24 1 T20 1 T21 2
auto[OpGenId] 930 1 T5 3 T6 1 T15 3
auto[OpGenSwOut] 1012 1 T5 2 T6 2 T16 2
auto[OpGenHwOut] 2449 1 T1 8 T2 8 T4 13
auto[OpDisable] 50 1 T53 2 T56 2 T252 1


Summary for Variable op_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 392 1 T24 1 T20 1 T21 2
auto[OpGenId] 930 1 T5 3 T6 1 T15 3
auto[OpGenSwOut] 1012 1 T5 2 T6 2 T16 2
auto[OpGenHwOut] 2449 1 T1 8 T2 8 T4 13
auto[OpDisable] 50 1 T53 2 T56 2 T252 1


Summary for Variable otbn_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4346 1 T1 8 T2 8 T4 13
auto[1] 487 1 T5 1 T42 3 T43 1


Summary for Variable otbn_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4346 1 T1 8 T2 8 T4 13
auto[1] 487 1 T5 1 T42 3 T43 1


Summary for Variable regwen_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for regwen_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4571 1 T1 8 T2 8 T4 13
auto[1] 262 1 T121 6 T122 1 T123 8


Summary for Variable sideload_clear

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 8 0 8 100.00


Automatically Generated Bins for sideload_clear

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1646 1 T1 1 T2 3 T4 2
auto[1] 641 1 T1 1 T2 2 T4 1
auto[2] 663 1 T1 3 T2 1 T4 1
auto[3] 625 1 T1 2 T2 1 T4 3
auto[4] 334 1 T1 1 T2 1 T4 1
auto[5] 298 1 T4 2 T14 1 T86 1
auto[6] 320 1 T4 2 T14 3 T15 1
auto[7] 306 1 T4 1 T24 1 T129 1


Summary for Variable sideload_clear_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
User Defined Bins 5 0 5 100.00


User Defined Bins for sideload_clear_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all 1258 1 T1 1 T2 1 T4 6
clear_one[1] 641 1 T1 1 T2 2 T4 1
clear_one[2] 663 1 T1 3 T2 1 T4 1
clear_one[3] 625 1 T1 2 T2 1 T4 3
clear_none 1646 1 T1 1 T2 3 T4 2


Summary for Variable state

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 954 1 T4 5 T5 1 T14 3
auto[StInit] 731 1 T1 1 T2 1 T4 1
auto[StCreatorRootKey] 498 1 T1 1 T2 1 T4 1
auto[StOwnerIntKey] 473 1 T1 1 T2 1 T4 1
auto[StOwnerKey] 426 1 T1 1 T2 1 T4 1
auto[StDisabled] 1602 1 T1 4 T2 4 T4 4
auto[StInvalid] 149 1 T24 3 T37 5 T38 3


Summary for Variable state_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 954 1 T4 5 T5 1 T14 3
auto[StInit] 731 1 T1 1 T2 1 T4 1
auto[StCreatorRootKey] 498 1 T1 1 T2 1 T4 1
auto[StOwnerIntKey] 473 1 T1 1 T2 1 T4 1
auto[StOwnerKey] 426 1 T1 1 T2 1 T4 1
auto[StDisabled] 1602 1 T1 4 T2 4 T4 4
auto[StInvalid] 149 1 T24 3 T37 5 T38 3


Summary for Cross sideload_clear_x_state_op_cross

Samples crossed: sideload_clear state op
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 280 55 225 80.36 55


Automatically Generated Cross Bins for sideload_clear_x_state_op_cross

Uncovered bins
sideload_clear   state   op   COUNT   AT LEAST   NUMBER   STATUS   
[auto[0]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 5
[auto[0]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[1] - auto[3]] [auto[StReset]] [auto[OpAdvance]] -- -- 3
[auto[1] - auto[3]] [auto[StReset]] [auto[OpDisable]] -- -- 3
[auto[1] - auto[3]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 12
[auto[1] - auto[3]] [auto[StInvalid]] [auto[OpDisable]] -- -- 3
[auto[4]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[4]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[4]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[4]] [auto[StInvalid]] [auto[OpAdvance]] 0 1 1
[auto[4]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[5] - auto[6]] [auto[StReset]] [auto[OpAdvance]] -- -- 2
[auto[5] - auto[6]] [auto[StReset]] [auto[OpDisable]] -- -- 2
[auto[5] - auto[6]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 8
[auto[5] - auto[6]] [auto[StInvalid]] [auto[OpDisable]] -- -- 2
[auto[7]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 5
[auto[7]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1


Covered bins
sideload_clear   state   op   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[StReset] auto[OpAdvance] 1 1 T253 1 - - - -
auto[0] auto[StReset] auto[OpGenId] 155 1 T5 1 T6 1 T7 4
auto[0] auto[StReset] auto[OpGenSwOut] 138 1 T24 1 T21 2 T7 2
auto[0] auto[StReset] auto[OpGenHwOut] 272 1 T4 1 T14 1 T24 1
auto[0] auto[StInit] auto[OpAdvance] 41 1 T7 1 T53 1 T104 1
auto[0] auto[StInit] auto[OpGenId] 92 1 T15 1 T22 1 T7 2
auto[0] auto[StInit] auto[OpGenSwOut] 82 1 T25 1 T7 1 T46 1
auto[0] auto[StInit] auto[OpGenHwOut] 192 1 T1 1 T2 1 T14 1
auto[0] auto[StCreatorRootKey] auto[OpAdvance] 18 1 T7 1 T123 2 T253 1
auto[0] auto[StCreatorRootKey] auto[OpGenId] 33 1 T44 1 T7 1 T53 2
auto[0] auto[StCreatorRootKey] auto[OpGenSwOut] 44 1 T7 1 T53 1 T123 2
auto[0] auto[StCreatorRootKey] auto[OpGenHwOut] 72 1 T7 1 T144 1 T221 1
auto[0] auto[StOwnerIntKey] auto[OpAdvance] 11 1 T254 2 T255 1 T256 1
auto[0] auto[StOwnerIntKey] auto[OpGenId] 22 1 T123 1 T93 1 T257 1
auto[0] auto[StOwnerIntKey] auto[OpGenSwOut] 24 1 T7 1 T53 1 T56 1
auto[0] auto[StOwnerIntKey] auto[OpGenHwOut] 41 1 T4 1 T17 1 T42 1
auto[0] auto[StOwnerKey] auto[OpAdvance] 13 1 T53 1 T61 1 T258 1
auto[0] auto[StOwnerKey] auto[OpGenId] 15 1 T7 1 T215 1 T259 1
auto[0] auto[StOwnerKey] auto[OpGenSwOut] 15 1 T216 1 T159 1 T63 1
auto[0] auto[StOwnerKey] auto[OpGenHwOut] 44 1 T14 1 T16 1 T260 1
auto[0] auto[StDisabled] auto[OpAdvance] 15 1 T159 1 T70 1 T261 1
auto[0] auto[StDisabled] auto[OpGenId] 47 1 T7 1 T143 1 T53 3
auto[0] auto[StDisabled] auto[OpGenSwOut] 49 1 T53 2 T262 1 T54 1
auto[0] auto[StDisabled] auto[OpGenHwOut] 157 1 T2 2 T5 1 T14 1
auto[0] auto[StDisabled] auto[OpDisable] 16 1 T53 2 T263 1 T264 1
auto[0] auto[StInvalid] auto[OpAdvance] 1 1 T222 1 - - - -
auto[0] auto[StInvalid] auto[OpGenId] 9 1 T37 1 T95 1 T265 1
auto[0] auto[StInvalid] auto[OpGenSwOut] 14 1 T37 1 T38 1 T222 2
auto[0] auto[StInvalid] auto[OpGenHwOut] 13 1 T38 1 T217 1 T98 1
auto[1] auto[StReset] auto[OpGenId] 19 1 T53 1 T54 1 T205 1
auto[1] auto[StReset] auto[OpGenSwOut] 21 1 T24 1 T7 1 T104 1
auto[1] auto[StReset] auto[OpGenHwOut] 38 1 T141 1 T54 1 T266 1
auto[1] auto[StInit] auto[OpAdvance] 9 1 T7 1 T267 1 T268 1
auto[1] auto[StInit] auto[OpGenId] 11 1 T89 1 T90 1 T54 2
auto[1] auto[StInit] auto[OpGenSwOut] 18 1 T6 1 T24 1 T91 1
auto[1] auto[StInit] auto[OpGenHwOut] 30 1 T21 1 T269 1 T105 1
auto[1] auto[StCreatorRootKey] auto[OpAdvance] 5 1 T270 1 T82 1 T271 1
auto[1] auto[StCreatorRootKey] auto[OpGenId] 9 1 T53 1 T54 1 T272 1
auto[1] auto[StCreatorRootKey] auto[OpGenSwOut] 10 1 T7 1 T54 1 T273 1
auto[1] auto[StCreatorRootKey] auto[OpGenHwOut] 29 1 T17 1 T129 1 T224 1
auto[1] auto[StOwnerIntKey] auto[OpAdvance] 8 1 T7 1 T99 1 T274 1
auto[1] auto[StOwnerIntKey] auto[OpGenId] 14 1 T53 1 T275 1 T276 1
auto[1] auto[StOwnerIntKey] auto[OpGenSwOut] 17 1 T7 1 T225 1 T62 1
auto[1] auto[StOwnerIntKey] auto[OpGenHwOut] 39 1 T14 1 T86 1 T221 1
auto[1] auto[StOwnerKey] auto[OpAdvance] 10 1 T270 1 T277 1 T278 1
auto[1] auto[StOwnerKey] auto[OpGenId] 15 1 T53 1 T261 1 T279 1
auto[1] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T20 1 T280 1 T257 1
auto[1] auto[StOwnerKey] auto[OpGenHwOut] 43 1 T86 1 T141 1 T269 1
auto[1] auto[StDisabled] auto[OpAdvance] 35 1 T7 1 T146 1 T220 1
auto[1] auto[StDisabled] auto[OpGenId] 29 1 T15 1 T44 1 T122 1
auto[1] auto[StDisabled] auto[OpGenSwOut] 47 1 T5 1 T16 1 T7 1
auto[1] auto[StDisabled] auto[OpGenHwOut] 138 1 T1 1 T2 2 T4 1
auto[1] auto[StDisabled] auto[OpDisable] 10 1 T57 1 T72 1 T281 1
auto[1] auto[StInvalid] auto[OpAdvance] 7 1 T41 1 T94 1 T282 1
auto[1] auto[StInvalid] auto[OpGenId] 6 1 T222 1 T96 1 T283 2
auto[1] auto[StInvalid] auto[OpGenSwOut] 9 1 T58 1 T68 1 T282 1
auto[1] auto[StInvalid] auto[OpGenHwOut] 8 1 T41 1 T64 1 T284 1
auto[2] auto[StReset] auto[OpGenId] 10 1 T53 1 T47 1 T93 1
auto[2] auto[StReset] auto[OpGenSwOut] 15 1 T53 1 T205 1 T285 1
auto[2] auto[StReset] auto[OpGenHwOut] 50 1 T4 1 T53 1 T260 1
auto[2] auto[StInit] auto[OpAdvance] 12 1 T267 1 T286 1 T287 1
auto[2] auto[StInit] auto[OpGenId] 14 1 T288 1 T88 1 T289 1
auto[2] auto[StInit] auto[OpGenSwOut] 13 1 T89 1 T105 1 T88 1
auto[2] auto[StInit] auto[OpGenHwOut] 28 1 T54 1 T290 1 T291 1
auto[2] auto[StCreatorRootKey] auto[OpAdvance] 9 1 T20 1 T63 1 T292 1
auto[2] auto[StCreatorRootKey] auto[OpGenId] 13 1 T5 1 T43 1 T56 1
auto[2] auto[StCreatorRootKey] auto[OpGenSwOut] 15 1 T6 1 T54 1 T93 1
auto[2] auto[StCreatorRootKey] auto[OpGenHwOut] 36 1 T1 1 T223 1 T216 1
auto[2] auto[StOwnerIntKey] auto[OpAdvance] 7 1 T293 2 T294 1 T295 1
auto[2] auto[StOwnerIntKey] auto[OpGenId] 10 1 T296 1 T268 1 T66 1
auto[2] auto[StOwnerIntKey] auto[OpGenSwOut] 12 1 T297 1 T75 1 T66 1
auto[2] auto[StOwnerIntKey] auto[OpGenHwOut] 48 1 T2 1 T20 1 T223 1
auto[2] auto[StOwnerKey] auto[OpAdvance] 8 1 T56 1 T70 1 T113 1
auto[2] auto[StOwnerKey] auto[OpGenId] 11 1 T7 2 T262 1 T298 1
auto[2] auto[StOwnerKey] auto[OpGenSwOut] 12 1 T53 1 T299 1 T300 1
auto[2] auto[StOwnerKey] auto[OpGenHwOut] 39 1 T15 1 T301 1 T7 1
auto[2] auto[StDisabled] auto[OpAdvance] 23 1 T146 1 T53 1 T291 1
auto[2] auto[StDisabled] auto[OpGenId] 45 1 T7 2 T53 1 T225 1
auto[2] auto[StDisabled] auto[OpGenSwOut] 56 1 T145 1 T302 1 T56 1
auto[2] auto[StDisabled] auto[OpGenHwOut] 151 1 T1 2 T42 1 T223 1
auto[2] auto[StDisabled] auto[OpDisable] 6 1 T56 1 T252 1 T73 1
auto[2] auto[StInvalid] auto[OpAdvance] 6 1 T303 1 T304 3 T305 1
auto[2] auto[StInvalid] auto[OpGenId] 5 1 T64 1 T94 1 T97 1
auto[2] auto[StInvalid] auto[OpGenSwOut] 5 1 T37 1 T306 1 T307 1
auto[2] auto[StInvalid] auto[OpGenHwOut] 4 1 T217 1 T308 1 T309 1
auto[3] auto[StReset] auto[OpGenId] 15 1 T54 1 T57 1 T310 1
auto[3] auto[StReset] auto[OpGenSwOut] 26 1 T7 1 T53 1 T54 1
auto[3] auto[StReset] auto[OpGenHwOut] 39 1 T4 1 T53 2 T38 1
auto[3] auto[StInit] auto[OpAdvance] 8 1 T21 1 T122 1 T91 2
auto[3] auto[StInit] auto[OpGenId] 16 1 T21 1 T311 1 T261 1
auto[3] auto[StInit] auto[OpGenSwOut] 17 1 T22 1 T7 1 T89 2
auto[3] auto[StInit] auto[OpGenHwOut] 15 1 T22 1 T53 2 T312 1
auto[3] auto[StCreatorRootKey] auto[OpAdvance] 6 1 T313 1 T245 1 T314 1
auto[3] auto[StCreatorRootKey] auto[OpGenId] 12 1 T7 1 T300 1 T66 1
auto[3] auto[StCreatorRootKey] auto[OpGenSwOut] 9 1 T315 1 T316 1 T317 1
auto[3] auto[StCreatorRootKey] auto[OpGenHwOut] 35 1 T2 1 T53 1 T122 1
auto[3] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T318 1 T272 1 T319 1
auto[3] auto[StOwnerIntKey] auto[OpGenId] 16 1 T5 1 T53 1 T61 1
auto[3] auto[StOwnerIntKey] auto[OpGenSwOut] 14 1 T273 1 T56 1 T68 1
auto[3] auto[StOwnerIntKey] auto[OpGenHwOut] 48 1 T1 1 T226 1 T301 1
auto[3] auto[StOwnerKey] auto[OpAdvance] 10 1 T146 1 T280 1 T320 1
auto[3] auto[StOwnerKey] auto[OpGenId] 7 1 T54 1 T321 1 T52 1
auto[3] auto[StOwnerKey] auto[OpGenSwOut] 14 1 T5 1 T220 1 T113 1
auto[3] auto[StOwnerKey] auto[OpGenHwOut] 34 1 T17 1 T223 1 T145 1
auto[3] auto[StDisabled] auto[OpAdvance] 18 1 T220 1 T121 1 T280 1
auto[3] auto[StDisabled] auto[OpGenId] 41 1 T7 3 T54 1 T322 1
auto[3] auto[StDisabled] auto[OpGenSwOut] 54 1 T216 1 T50 1 T7 1
auto[3] auto[StDisabled] auto[OpGenHwOut] 143 1 T1 1 T4 2 T14 1
auto[3] auto[StDisabled] auto[OpDisable] 3 1 T323 1 T324 1 T325 1
auto[3] auto[StInvalid] auto[OpAdvance] 4 1 T217 1 T94 1 T95 1
auto[3] auto[StInvalid] auto[OpGenId] 7 1 T282 2 T326 1 T98 1
auto[3] auto[StInvalid] auto[OpGenSwOut] 7 1 T24 1 T68 1 T96 1
auto[3] auto[StInvalid] auto[OpGenHwOut] 4 1 T64 1 T327 1 T328 1
auto[4] auto[StReset] auto[OpGenId] 10 1 T121 1 T88 1 T329 1
auto[4] auto[StReset] auto[OpGenSwOut] 9 1 T7 1 T53 1 T64 1
auto[4] auto[StReset] auto[OpGenHwOut] 22 1 T4 1 T14 1 T227 1
auto[4] auto[StInit] auto[OpAdvance] 6 1 T66 1 T330 1 T331 1
auto[4] auto[StInit] auto[OpGenId] 11 1 T22 1 T332 1 T78 1
auto[4] auto[StInit] auto[OpGenSwOut] 6 1 T21 1 T121 2 T89 1
auto[4] auto[StInit] auto[OpGenHwOut] 21 1 T20 1 T141 1 T91 1
auto[4] auto[StCreatorRootKey] auto[OpAdvance] 2 1 T333 1 T334 1 - -
auto[4] auto[StCreatorRootKey] auto[OpGenId] 7 1 T61 1 T236 1 T77 1
auto[4] auto[StCreatorRootKey] auto[OpGenSwOut] 5 1 T335 1 T281 1 T336 1
auto[4] auto[StCreatorRootKey] auto[OpGenHwOut] 26 1 T86 1 T42 1 T301 1
auto[4] auto[StOwnerIntKey] auto[OpAdvance] 4 1 T337 1 T162 1 T338 1
auto[4] auto[StOwnerIntKey] auto[OpGenId] 8 1 T53 1 T302 1 T70 1
auto[4] auto[StOwnerIntKey] auto[OpGenSwOut] 8 1 T56 1 T339 1 T340 1
auto[4] auto[StOwnerIntKey] auto[OpGenHwOut] 12 1 T224 1 T341 1 T321 1
auto[4] auto[StOwnerKey] auto[OpAdvance] 4 1 T121 1 T338 1 T248 1
auto[4] auto[StOwnerKey] auto[OpGenId] 6 1 T7 1 T54 1 T318 1
auto[4] auto[StOwnerKey] auto[OpGenSwOut] 1 1 T342 1 - - - -
auto[4] auto[StOwnerKey] auto[OpGenHwOut] 17 1 T1 1 T2 1 T42 1
auto[4] auto[StDisabled] auto[OpAdvance] 15 1 T143 1 T253 3 T343 2
auto[4] auto[StDisabled] auto[OpGenId] 21 1 T147 1 T53 1 T280 1
auto[4] auto[StDisabled] auto[OpGenSwOut] 30 1 T16 1 T53 1 T54 1
auto[4] auto[StDisabled] auto[OpGenHwOut] 70 1 T129 1 T7 1 T53 1
auto[4] auto[StDisabled] auto[OpDisable] 3 1 T236 1 T247 1 T344 1
auto[4] auto[StInvalid] auto[OpGenId] 3 1 T41 1 T345 1 T346 1
auto[4] auto[StInvalid] auto[OpGenSwOut] 4 1 T58 1 T64 1 T303 1
auto[4] auto[StInvalid] auto[OpGenHwOut] 3 1 T37 2 T41 1 - -
auto[5] auto[StReset] auto[OpGenId] 7 1 T7 1 T228 1 T282 1
auto[5] auto[StReset] auto[OpGenSwOut] 12 1 T7 1 T54 1 T280 1
auto[5] auto[StReset] auto[OpGenHwOut] 19 1 T347 1 T273 1 T348 1
auto[5] auto[StInit] auto[OpAdvance] 2 1 T21 1 T349 1 - -
auto[5] auto[StInit] auto[OpGenId] 5 1 T315 1 T350 1 T351 1
auto[5] auto[StInit] auto[OpGenSwOut] 7 1 T40 1 T286 1 T61 1
auto[5] auto[StInit] auto[OpGenHwOut] 14 1 T4 1 T341 1 T352 1
auto[5] auto[StCreatorRootKey] auto[OpAdvance] 1 1 T353 1 - - - -
auto[5] auto[StCreatorRootKey] auto[OpGenId] 7 1 T296 1 T320 1 T331 1
auto[5] auto[StCreatorRootKey] auto[OpGenSwOut] 4 1 T354 1 T320 1 T355 1
auto[5] auto[StCreatorRootKey] auto[OpGenHwOut] 22 1 T24 1 T7 2 T143 1
auto[5] auto[StOwnerIntKey] auto[OpAdvance] 2 1 T322 1 T356 1 - -
auto[5] auto[StOwnerIntKey] auto[OpGenId] 6 1 T7 1 T357 1 T358 1
auto[5] auto[StOwnerIntKey] auto[OpGenSwOut] 4 1 T7 1 T359 1 T360 1
auto[5] auto[StOwnerIntKey] auto[OpGenHwOut] 22 1 T141 1 T361 1 T290 1
auto[5] auto[StOwnerKey] auto[OpAdvance] 3 1 T221 1 T362 1 T363 1
auto[5] auto[StOwnerKey] auto[OpGenId] 7 1 T253 1 T278 1 T364 1
auto[5] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T7 2 T61 1 T364 3
auto[5] auto[StOwnerKey] auto[OpGenHwOut] 17 1 T365 1 T366 1 T367 1
auto[5] auto[StDisabled] auto[OpAdvance] 9 1 T7 1 T53 1 T54 1
auto[5] auto[StDisabled] auto[OpGenId] 14 1 T54 2 T61 1 T368 1
auto[5] auto[StDisabled] auto[OpGenSwOut] 20 1 T53 1 T369 1 T357 1
auto[5] auto[StDisabled] auto[OpGenHwOut] 73 1 T4 1 T14 1 T86 1
auto[5] auto[StDisabled] auto[OpDisable] 6 1 T56 1 T83 1 T370 1
auto[5] auto[StInvalid] auto[OpAdvance] 2 1 T58 1 T371 1 - -
auto[5] auto[StInvalid] auto[OpGenId] 2 1 T351 1 T265 1 - -
auto[5] auto[StInvalid] auto[OpGenSwOut] 3 1 T303 1 T283 1 T328 1
auto[5] auto[StInvalid] auto[OpGenHwOut] 1 1 T24 1 - - - -
auto[6] auto[StReset] auto[OpGenId] 7 1 T7 1 T302 1 T11 2
auto[6] auto[StReset] auto[OpGenSwOut] 9 1 T205 1 T56 1 T61 1
auto[6] auto[StReset] auto[OpGenHwOut] 21 1 T14 1 T141 1 T38 1
auto[6] auto[StInit] auto[OpAdvance] 7 1 T273 1 T63 1 T372 1
auto[6] auto[StInit] auto[OpGenId] 4 1 T105 1 T373 1 T247 1
auto[6] auto[StInit] auto[OpGenSwOut] 11 1 T22 1 T90 1 T350 1
auto[6] auto[StInit] auto[OpGenHwOut] 17 1 T347 1 T90 1 T266 1
auto[6] auto[StCreatorRootKey] auto[OpAdvance] 3 1 T373 1 T374 1 T364 1
auto[6] auto[StCreatorRootKey] auto[OpGenId] 5 1 T236 1 T374 1 T375 1
auto[6] auto[StCreatorRootKey] auto[OpGenSwOut] 8 1 T32 1 T276 1 T376 2
auto[6] auto[StCreatorRootKey] auto[OpGenHwOut] 21 1 T4 1 T14 1 T226 1
auto[6] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T356 1 T375 1 T377 1
auto[6] auto[StOwnerIntKey] auto[OpGenId] 10 1 T15 1 T288 1 T72 1
auto[6] auto[StOwnerIntKey] auto[OpGenSwOut] 11 1 T53 1 T220 1 T343 1
auto[6] auto[StOwnerIntKey] auto[OpGenHwOut] 17 1 T144 1 T347 1 T63 1
auto[6] auto[StOwnerKey] auto[OpAdvance] 4 1 T378 1 T376 1 T379 1
auto[6] auto[StOwnerKey] auto[OpGenId] 8 1 T255 1 T66 1 T335 1
auto[6] auto[StOwnerKey] auto[OpGenSwOut] 5 1 T56 1 T380 1 T358 1
auto[6] auto[StOwnerKey] auto[OpGenHwOut] 19 1 T4 1 T44 1 T129 1
auto[6] auto[StDisabled] auto[OpAdvance] 12 1 T215 1 T322 1 T279 1
auto[6] auto[StDisabled] auto[OpGenId] 17 1 T25 1 T381 1 T352 1
auto[6] auto[StDisabled] auto[OpGenSwOut] 22 1 T44 1 T25 1 T7 2
auto[6] auto[StDisabled] auto[OpGenHwOut] 65 1 T14 1 T17 1 T86 2
auto[6] auto[StDisabled] auto[OpDisable] 3 1 T358 1 T355 2 - -
auto[6] auto[StInvalid] auto[OpAdvance] 1 1 T382 1 - - - -
auto[6] auto[StInvalid] auto[OpGenId] 5 1 T38 1 T383 1 T306 1
auto[6] auto[StInvalid] auto[OpGenSwOut] 2 1 T58 1 T384 1 - -
auto[6] auto[StInvalid] auto[OpGenHwOut] 3 1 T217 1 T98 1 T385 1
auto[7] auto[StReset] auto[OpAdvance] 1 1 T386 1 - - - -
auto[7] auto[StReset] auto[OpGenId] 8 1 T328 1 T387 1 T375 3
auto[7] auto[StReset] auto[OpGenSwOut] 9 1 T7 1 T56 1 T64 1
auto[7] auto[StReset] auto[OpGenHwOut] 21 1 T4 1 T53 1 T38 1
auto[7] auto[StInit] auto[OpAdvance] 2 1 T288 1 T386 1 - -
auto[7] auto[StInit] auto[OpGenId] 2 1 T388 1 T389 1 - -
auto[7] auto[StInit] auto[OpGenSwOut] 7 1 T21 1 T7 1 T267 1
auto[7] auto[StInit] auto[OpGenHwOut] 11 1 T90 2 T348 1 T285 1
auto[7] auto[StCreatorRootKey] auto[OpAdvance] 2 1 T390 1 T391 1 - -
auto[7] auto[StCreatorRootKey] auto[OpGenId] 7 1 T7 1 T392 1 T344 1
auto[7] auto[StCreatorRootKey] auto[OpGenSwOut] 5 1 T288 1 T278 1 T79 1
auto[7] auto[StCreatorRootKey] auto[OpGenHwOut] 18 1 T25 1 T260 1 T54 1
auto[7] auto[StOwnerIntKey] auto[OpAdvance] 1 1 T343 1 - - - -
auto[7] auto[StOwnerIntKey] auto[OpGenId] 9 1 T7 1 T258 1 T236 1
auto[7] auto[StOwnerIntKey] auto[OpGenSwOut] 7 1 T289 1 T278 1 T391 4
auto[7] auto[StOwnerIntKey] auto[OpGenHwOut] 15 1 T393 1 T280 1 T394 1
auto[7] auto[StOwnerKey] auto[OpAdvance] 3 1 T316 1 T52 1 T395 1
auto[7] auto[StOwnerKey] auto[OpGenId] 6 1 T214 1 T123 1 T396 1
auto[7] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T53 1 T27 1 T397 1
auto[7] auto[StOwnerKey] auto[OpGenHwOut] 15 1 T398 1 T399 1 T400 1
auto[7] auto[StDisabled] auto[OpAdvance] 13 1 T123 1 T218 1 T253 1
auto[7] auto[StDisabled] auto[OpGenId] 27 1 T7 2 T53 2 T322 1
auto[7] auto[StDisabled] auto[OpGenSwOut] 22 1 T123 1 T296 1 T253 2
auto[7] auto[StDisabled] auto[OpGenHwOut] 74 1 T129 1 T7 1 T141 1
auto[7] auto[StDisabled] auto[OpDisable] 3 1 T278 1 T80 1 T401 1
auto[7] auto[StInvalid] auto[OpAdvance] 2 1 T24 1 T326 1 - -
auto[7] auto[StInvalid] auto[OpGenId] 3 1 T284 1 T283 1 T402 1
auto[7] auto[StInvalid] auto[OpGenSwOut] 3 1 T282 1 T403 1 T404 1
auto[7] auto[StInvalid] auto[OpGenHwOut] 3 1 T41 1 T97 1 T384 1


Summary for Cross sideload_clear_x_sl_avail_cross

Samples crossed: sideload_clear_cp aes_sl_avail kmac_sl_avail otbn_sl_avail
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 40 19 21 52.50 19


Automatically Generated Cross Bins for sideload_clear_x_sl_avail_cross

Element holes
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   NUMBER   STATUS   
[clear_all] [auto[0]] [auto[1]] * -- -- 2
[clear_all] [auto[1]] * * -- -- 4
[clear_one[1]] [auto[1]] * * -- -- 4
[clear_one[2]] * [auto[1]] * -- -- 4
[clear_one[3]] * * [auto[1]] -- -- 4


Uncovered bins
sideload_clear_cpaes_sl_availkmac_sl_availotbn_sl_availCOUNTAT LEASTNUMBERSTATUS
[clear_all] [auto[0]] [auto[0]] [auto[1]] 0 1 1


Covered bins
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] auto[0] auto[0] 1258 1 T1 1 T2 1 T4 6
clear_one[1] auto[0] auto[0] auto[0] 420 1 T2 2 T4 1 T5 1
clear_one[1] auto[0] auto[0] auto[1] 82 1 T42 1 T7 2 T141 3
clear_one[1] auto[0] auto[1] auto[0] 97 1 T1 1 T17 2 T53 1
clear_one[1] auto[0] auto[1] auto[1] 42 1 T159 4 T54 1 T56 1
clear_one[2] auto[0] auto[0] auto[0] 401 1 T1 3 T4 1 T5 1
clear_one[2] auto[0] auto[0] auto[1] 108 1 T42 1 T7 1 T141 1
clear_one[2] auto[1] auto[0] auto[0] 113 1 T2 1 T129 2 T216 1
clear_one[2] auto[1] auto[0] auto[1] 41 1 T43 1 T7 2 T145 1
clear_one[3] auto[0] auto[0] auto[0] 341 1 T4 1 T24 1 T42 1
clear_one[3] auto[0] auto[1] auto[0] 124 1 T1 2 T17 2 T223 1
clear_one[3] auto[1] auto[0] auto[0] 110 1 T2 1 T4 2 T5 2
clear_one[3] auto[1] auto[1] auto[0] 50 1 T145 1 T54 2 T405 1
clear_none auto[0] auto[0] auto[0] 1197 1 T1 1 T2 1 T4 1
clear_none auto[0] auto[0] auto[1] 129 1 T5 1 T42 1 T143 1
clear_none auto[0] auto[1] auto[0] 116 1 T17 2 T44 1 T223 1
clear_none auto[0] auto[1] auto[1] 29 1 T7 1 T56 1 T261 1
clear_none auto[1] auto[0] auto[0] 100 1 T2 2 T4 1 T14 2
clear_none auto[1] auto[0] auto[1] 29 1 T93 1 T280 2 T297 1
clear_none auto[1] auto[1] auto[0] 19 1 T53 1 T381 1 T322 1
clear_none auto[1] auto[1] auto[1] 27 1 T215 1 T27 1 T159 2


Summary for Cross sideload_clear_x_regwen_cross

Samples crossed: sideload_clear_cp regwen_cp
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 10 0 10 100.00


Automatically Generated Cross Bins for sideload_clear_x_regwen_cross

Bins
sideload_clear_cp   regwen_cp   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] 1170 1 T1 1 T2 1 T4 6
clear_all auto[1] 88 1 T121 2 T123 3 T159 1
clear_one[1] auto[0] 594 1 T1 1 T2 2 T4 1
clear_one[1] auto[1] 47 1 T121 3 T159 4 T273 2
clear_one[2] auto[0] 631 1 T1 3 T2 1 T4 1
clear_one[2] auto[1] 32 1 T273 4 T270 1 T113 1
clear_one[3] auto[0] 585 1 T1 2 T2 1 T4 3
clear_one[3] auto[1] 40 1 T121 1 T122 1 T273 1
clear_none auto[0] 1591 1 T1 1 T2 3 T4 2
clear_none auto[1] 55 1 T123 5 T253 2 T254 3