Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
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Group : keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
SCOREWEIGHTGOALAT LEASTAUTO BIN MAXPRINT MISSING
80.58 1 100 1 64 64


Source File(s) :
/workspace/default/sim-vcs/../src/lowrisc_dv_keymgr_env_0.1/keymgr_env_cov.sv


Summary for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg

CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   
Variables 51 0 51 100.00
Crosses 330 74 256 77.58


Variables for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
VARIABLE   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   AUTO BIN MAX   COMMENT   
aes_sl_avail 2 0 2 100.00 100 1 1 2
aes_sl_avail_cp 2 0 2 100.00 100 1 1 2
kmac_sl_avail 2 0 2 100.00 100 1 1 2
kmac_sl_avail_cp 2 0 2 100.00 100 1 1 2
op 5 0 5 100.00 100 1 1 0
op_cp 5 0 5 100.00 100 1 1 0
otbn_sl_avail 2 0 2 100.00 100 1 1 2
otbn_sl_avail_cp 2 0 2 100.00 100 1 1 2
regwen_cp 2 0 2 100.00 100 1 1 2
sideload_clear 8 0 8 100.00 100 1 1 8
sideload_clear_cp 5 0 5 100.00 100 1 1 0
state 7 0 7 100.00 100 1 1 0
state_cp 7 0 7 100.00 100 1 1 0


Crosses for Group keymgr_env_pkg::keymgr_env_cov::sideload_clear_cg
CROSS   EXPECTED   UNCOVERED   COVERED   PERCENT   GOAL   WEIGHT   AT LEAST   PRINT MISSING   COMMENT   
sideload_clear_x_state_op_cross 280 55 225 80.36 100 1 1 0
sideload_clear_x_sl_avail_cross 40 19 21 52.50 100 1 1 0
sideload_clear_x_regwen_cross 10 0 10 100.00 100 1 1 0


Summary for Variable aes_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4336 1 T1 4 T2 4 T4 3
auto[1] 540 1 T14 4 T15 1 T203 2


Summary for Variable aes_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for aes_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4336 1 T1 4 T2 4 T4 3
auto[1] 540 1 T14 4 T15 1 T203 2


Summary for Variable kmac_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4372 1 T1 2 T2 3 T4 3
auto[1] 504 1 T1 2 T2 1 T40 1


Summary for Variable kmac_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for kmac_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4372 1 T1 2 T2 3 T4 3
auto[1] 504 1 T1 2 T2 1 T40 1


Summary for Variable op

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 398 1 T4 1 T12 1 T124 3
auto[OpGenId] 980 1 T1 2 T2 1 T12 1
auto[OpGenSwOut] 1029 1 T1 1 T2 2 T4 2
auto[OpGenHwOut] 2402 1 T12 1 T13 1 T14 8
auto[OpDisable] 67 1 T1 1 T2 1 T16 1


Summary for Variable op_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 5 0 5 100.00


Automatically Generated Bins for op_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[OpAdvance] 398 1 T4 1 T12 1 T124 3
auto[OpGenId] 980 1 T1 2 T2 1 T12 1
auto[OpGenSwOut] 1029 1 T1 1 T2 2 T4 2
auto[OpGenHwOut] 2402 1 T12 1 T13 1 T14 8
auto[OpDisable] 67 1 T1 1 T2 1 T16 1


Summary for Variable otbn_sl_avail

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4407 1 T1 4 T2 4 T4 3
auto[1] 469 1 T17 1 T40 1 T41 1


Summary for Variable otbn_sl_avail_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for otbn_sl_avail_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4407 1 T1 4 T2 4 T4 3
auto[1] 469 1 T17 1 T40 1 T41 1


Summary for Variable regwen_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for regwen_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 4559 1 T1 4 T2 4 T4 3
auto[1] 317 1 T124 8 T137 7 T143 2


Summary for Variable sideload_clear

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 8 0 8 100.00


Automatically Generated Bins for sideload_clear

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1615 1 T1 2 T2 1 T4 1
auto[1] 658 1 T14 1 T15 1 T17 1
auto[2] 675 1 T4 1 T15 1 T40 1
auto[3] 646 1 T1 1 T2 1 T14 2
auto[4] 311 1 T1 1 T2 1 T13 1
auto[5] 312 1 T4 1 T14 1 T17 1
auto[6] 333 1 T2 1 T12 1 T17 1
auto[7] 326 1 T12 1 T15 1 T195 1


Summary for Variable sideload_clear_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
User Defined Bins 5 0 5 100.00


User Defined Bins for sideload_clear_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all 1282 1 T1 1 T2 2 T4 1
clear_one[1] 658 1 T14 1 T15 1 T17 1
clear_one[2] 675 1 T4 1 T15 1 T40 1
clear_one[3] 646 1 T1 1 T2 1 T14 2
clear_none 1615 1 T1 2 T2 1 T4 1


Summary for Variable state

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 927 1 T2 1 T13 2 T17 2
auto[StInit] 705 1 T4 1 T14 1 T15 1
auto[StCreatorRootKey] 523 1 T1 1 T2 1 T12 1
auto[StOwnerIntKey] 457 1 T1 1 T4 1 T14 1
auto[StOwnerKey] 406 1 T2 1 T4 1 T14 1
auto[StDisabled] 1698 1 T1 2 T2 1 T12 2
auto[StInvalid] 160 1 T21 4 T35 4 T93 5


Summary for Variable state_cp

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 7 0 7 100.00


Automatically Generated Bins for state_cp

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[StReset] 927 1 T2 1 T13 2 T17 2
auto[StInit] 705 1 T4 1 T14 1 T15 1
auto[StCreatorRootKey] 523 1 T1 1 T2 1 T12 1
auto[StOwnerIntKey] 457 1 T1 1 T4 1 T14 1
auto[StOwnerKey] 406 1 T2 1 T4 1 T14 1
auto[StDisabled] 1698 1 T1 2 T2 1 T12 2
auto[StInvalid] 160 1 T21 4 T35 4 T93 5


Summary for Cross sideload_clear_x_state_op_cross

Samples crossed: sideload_clear state op
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 280 55 225 80.36 55


Automatically Generated Cross Bins for sideload_clear_x_state_op_cross

Uncovered bins
sideload_clear   state   op   COUNT   AT LEAST   NUMBER   STATUS   
[auto[0] - auto[1]] [auto[StReset] , auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 10
[auto[0] - auto[1]] [auto[StInvalid]] [auto[OpDisable]] -- -- 2
[auto[2] - auto[5]] [auto[StReset]] [auto[OpAdvance]] -- -- 4
[auto[2] - auto[5]] [auto[StReset]] [auto[OpDisable]] -- -- 4
[auto[2] - auto[5]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 16
[auto[2] - auto[5]] [auto[StInvalid]] [auto[OpDisable]] -- -- 4
[auto[6]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[6]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[6]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[6]] [auto[StInvalid]] [auto[OpAdvance]] 0 1 1
[auto[6]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1
[auto[7]] [auto[StReset]] [auto[OpAdvance]] 0 1 1
[auto[7]] [auto[StReset]] [auto[OpDisable]] 0 1 1
[auto[7]] [auto[StInit] , auto[StCreatorRootKey] , auto[StOwnerIntKey] , auto[StOwnerKey]] [auto[OpDisable]] -- -- 4
[auto[7]] [auto[StInvalid]] [auto[OpDisable]] 0 1 1


Covered bins
sideload_clear   state   op   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[StReset] auto[OpAdvance] 7 1 T234 2 T235 2 T236 1
auto[0] auto[StReset] auto[OpGenId] 153 1 T2 1 T202 1 T203 1
auto[0] auto[StReset] auto[OpGenSwOut] 155 1 T17 1 T92 1 T142 2
auto[0] auto[StReset] auto[OpGenHwOut] 228 1 T13 1 T124 1 T195 1
auto[0] auto[StInit] auto[OpAdvance] 40 1 T4 1 T137 1 T57 2
auto[0] auto[StInit] auto[OpGenId] 91 1 T15 1 T40 1 T44 1
auto[0] auto[StInit] auto[OpGenSwOut] 86 1 T107 1 T22 1 T237 1
auto[0] auto[StInit] auto[OpGenHwOut] 190 1 T14 1 T21 1 T205 1
auto[0] auto[StCreatorRootKey] auto[OpAdvance] 20 1 T12 1 T238 1 T239 1
auto[0] auto[StCreatorRootKey] auto[OpGenId] 40 1 T1 1 T107 1 T57 2
auto[0] auto[StCreatorRootKey] auto[OpGenSwOut] 48 1 T69 1 T188 1 T57 2
auto[0] auto[StCreatorRootKey] auto[OpGenHwOut] 67 1 T17 1 T108 1 T29 1
auto[0] auto[StOwnerIntKey] auto[OpAdvance] 11 1 T203 1 T58 1 T62 1
auto[0] auto[StOwnerIntKey] auto[OpGenId] 17 1 T237 1 T68 1 T240 1
auto[0] auto[StOwnerIntKey] auto[OpGenSwOut] 24 1 T45 1 T189 1 T46 1
auto[0] auto[StOwnerIntKey] auto[OpGenHwOut] 54 1 T117 1 T241 1 T189 1
auto[0] auto[StOwnerKey] auto[OpAdvance] 6 1 T98 1 T75 1 T242 2
auto[0] auto[StOwnerKey] auto[OpGenId] 19 1 T17 1 T186 1 T243 2
auto[0] auto[StOwnerKey] auto[OpGenSwOut] 15 1 T70 1 T143 2 T198 1
auto[0] auto[StOwnerKey] auto[OpGenHwOut] 39 1 T14 1 T114 1 T244 1
auto[0] auto[StDisabled] auto[OpAdvance] 19 1 T124 1 T57 1 T245 1
auto[0] auto[StDisabled] auto[OpGenId] 43 1 T111 1 T244 3 T246 1
auto[0] auto[StDisabled] auto[OpGenSwOut] 52 1 T40 1 T124 1 T57 1
auto[0] auto[StDisabled] auto[OpGenHwOut] 135 1 T14 1 T108 1 T204 1
auto[0] auto[StDisabled] auto[OpDisable] 19 1 T1 1 T16 1 T41 1
auto[0] auto[StInvalid] auto[OpAdvance] 8 1 T247 1 T248 1 T249 1
auto[0] auto[StInvalid] auto[OpGenId] 12 1 T24 1 T250 2 T251 1
auto[0] auto[StInvalid] auto[OpGenSwOut] 5 1 T252 1 T253 2 T254 1
auto[0] auto[StInvalid] auto[OpGenHwOut] 12 1 T190 1 T255 2 T256 1
auto[1] auto[StReset] auto[OpAdvance] 1 1 T257 1 - - - -
auto[1] auto[StReset] auto[OpGenId] 20 1 T22 1 T60 1 T75 1
auto[1] auto[StReset] auto[OpGenSwOut] 11 1 T202 1 T258 1 T259 1
auto[1] auto[StReset] auto[OpGenHwOut] 35 1 T204 1 T29 1 T136 2
auto[1] auto[StInit] auto[OpAdvance] 12 1 T124 2 T197 1 T67 1
auto[1] auto[StInit] auto[OpGenId] 21 1 T124 2 T142 1 T102 1
auto[1] auto[StInit] auto[OpGenSwOut] 17 1 T57 1 T86 1 T260 1
auto[1] auto[StInit] auto[OpGenHwOut] 19 1 T204 1 T22 1 T97 1
auto[1] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T261 1 T262 1 T263 1
auto[1] auto[StCreatorRootKey] auto[OpGenId] 13 1 T67 1 T60 1 T76 1
auto[1] auto[StCreatorRootKey] auto[OpGenSwOut] 13 1 T58 2 T264 1 T217 1
auto[1] auto[StCreatorRootKey] auto[OpGenHwOut] 48 1 T142 1 T265 1 T241 1
auto[1] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T137 1 T266 1 T267 1
auto[1] auto[StOwnerIntKey] auto[OpGenId] 11 1 T68 1 T268 1 T269 1
auto[1] auto[StOwnerIntKey] auto[OpGenSwOut] 17 1 T69 1 T189 1 T246 1
auto[1] auto[StOwnerIntKey] auto[OpGenHwOut] 35 1 T92 1 T124 1 T138 1
auto[1] auto[StOwnerKey] auto[OpAdvance] 4 1 T238 1 T58 1 T270 1
auto[1] auto[StOwnerKey] auto[OpGenId] 8 1 T108 1 T271 1 T272 1
auto[1] auto[StOwnerKey] auto[OpGenSwOut] 9 1 T15 1 T240 1 T60 1
auto[1] auto[StOwnerKey] auto[OpGenHwOut] 43 1 T124 2 T85 1 T113 1
auto[1] auto[StDisabled] auto[OpAdvance] 26 1 T194 1 T137 3 T143 1
auto[1] auto[StDisabled] auto[OpGenId] 41 1 T17 1 T108 1 T273 1
auto[1] auto[StDisabled] auto[OpGenSwOut] 65 1 T137 2 T57 1 T143 1
auto[1] auto[StDisabled] auto[OpGenHwOut] 152 1 T14 1 T205 1 T204 1
auto[1] auto[StDisabled] auto[OpDisable] 11 1 T58 1 T75 1 T217 1
auto[1] auto[StInvalid] auto[OpAdvance] 3 1 T190 1 T252 1 T266 1
auto[1] auto[StInvalid] auto[OpGenId] 4 1 T274 1 T255 1 T275 2
auto[1] auto[StInvalid] auto[OpGenSwOut] 7 1 T21 1 T24 1 T88 1
auto[1] auto[StInvalid] auto[OpGenHwOut] 5 1 T255 1 T276 1 T277 1
auto[2] auto[StReset] auto[OpGenId] 11 1 T48 1 T278 1 T266 1
auto[2] auto[StReset] auto[OpGenSwOut] 16 1 T55 1 T252 1 T278 1
auto[2] auto[StReset] auto[OpGenHwOut] 55 1 T204 1 T279 2 T136 1
auto[2] auto[StInit] auto[OpAdvance] 7 1 T280 1 T281 1 T282 1
auto[2] auto[StInit] auto[OpGenId] 17 1 T22 1 T97 1 T283 2
auto[2] auto[StInit] auto[OpGenSwOut] 11 1 T22 1 T110 1 T264 1
auto[2] auto[StInit] auto[OpGenHwOut] 19 1 T284 1 T117 1 T189 1
auto[2] auto[StCreatorRootKey] auto[OpAdvance] 2 1 T285 1 T81 1 - -
auto[2] auto[StCreatorRootKey] auto[OpGenId] 9 1 T58 1 T83 1 T286 1
auto[2] auto[StCreatorRootKey] auto[OpGenSwOut] 14 1 T40 1 T72 1 T189 2
auto[2] auto[StCreatorRootKey] auto[OpGenHwOut] 37 1 T203 1 T117 1 T287 1
auto[2] auto[StOwnerIntKey] auto[OpAdvance] 11 1 T288 1 T289 1 T271 1
auto[2] auto[StOwnerIntKey] auto[OpGenId] 10 1 T189 1 T48 1 T290 1
auto[2] auto[StOwnerIntKey] auto[OpGenSwOut] 13 1 T4 1 T244 2 T291 1
auto[2] auto[StOwnerIntKey] auto[OpGenHwOut] 38 1 T205 1 T292 1 T293 1
auto[2] auto[StOwnerKey] auto[OpAdvance] 7 1 T58 2 T216 1 T294 1
auto[2] auto[StOwnerKey] auto[OpGenId] 12 1 T57 1 T260 1 T283 1
auto[2] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T283 1 T295 1 T296 1
auto[2] auto[StOwnerKey] auto[OpGenHwOut] 42 1 T279 1 T265 1 T284 1
auto[2] auto[StDisabled] auto[OpAdvance] 31 1 T137 2 T112 1 T297 1
auto[2] auto[StDisabled] auto[OpGenId] 41 1 T57 2 T48 2 T60 2
auto[2] auto[StDisabled] auto[OpGenSwOut] 54 1 T57 2 T260 1 T239 2
auto[2] auto[StDisabled] auto[OpGenHwOut] 172 1 T15 1 T205 2 T204 1
auto[2] auto[StDisabled] auto[OpDisable] 8 1 T57 1 T72 1 T113 1
auto[2] auto[StInvalid] auto[OpAdvance] 7 1 T93 1 T24 1 T200 1
auto[2] auto[StInvalid] auto[OpGenId] 7 1 T35 1 T100 1 T200 1
auto[2] auto[StInvalid] auto[OpGenSwOut] 13 1 T100 1 T88 1 T250 1
auto[2] auto[StInvalid] auto[OpGenHwOut] 4 1 T247 1 T266 1 T298 1
auto[3] auto[StReset] auto[OpGenId] 18 1 T93 1 T58 1 T48 2
auto[3] auto[StReset] auto[OpGenSwOut] 23 1 T48 1 T299 1 T62 1
auto[3] auto[StReset] auto[OpGenHwOut] 40 1 T29 1 T284 1 T72 1
auto[3] auto[StInit] auto[OpAdvance] 7 1 T300 1 T248 1 T282 1
auto[3] auto[StInit] auto[OpGenId] 9 1 T210 1 T110 1 T301 1
auto[3] auto[StInit] auto[OpGenSwOut] 14 1 T22 1 T189 1 T89 1
auto[3] auto[StInit] auto[OpGenHwOut] 15 1 T60 1 T302 1 T303 1
auto[3] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T25 1 T304 1 T232 1
auto[3] auto[StCreatorRootKey] auto[OpGenId] 14 1 T305 1 T48 1 T216 1
auto[3] auto[StCreatorRootKey] auto[OpGenSwOut] 17 1 T113 1 T197 1 T59 1
auto[3] auto[StCreatorRootKey] auto[OpGenHwOut] 38 1 T14 1 T194 1 T206 1
auto[3] auto[StOwnerIntKey] auto[OpAdvance] 3 1 T306 1 T307 1 T308 1
auto[3] auto[StOwnerIntKey] auto[OpGenId] 21 1 T17 1 T142 1 T113 1
auto[3] auto[StOwnerIntKey] auto[OpGenSwOut] 16 1 T143 1 T309 1 T60 1
auto[3] auto[StOwnerIntKey] auto[OpGenHwOut] 30 1 T143 1 T284 1 T310 1
auto[3] auto[StOwnerKey] auto[OpAdvance] 5 1 T273 1 T304 1 T311 1
auto[3] auto[StOwnerKey] auto[OpGenId] 11 1 T137 1 T189 1 T246 1
auto[3] auto[StOwnerKey] auto[OpGenSwOut] 11 1 T2 1 T192 1 T55 1
auto[3] auto[StOwnerKey] auto[OpGenHwOut] 42 1 T206 1 T137 1 T138 1
auto[3] auto[StDisabled] auto[OpAdvance] 29 1 T70 1 T312 1 T238 1
auto[3] auto[StDisabled] auto[OpGenId] 49 1 T57 1 T196 1 T84 1
auto[3] auto[StDisabled] auto[OpGenSwOut] 51 1 T1 1 T112 1 T55 1
auto[3] auto[StDisabled] auto[OpGenHwOut] 150 1 T14 1 T207 3 T26 1
auto[3] auto[StDisabled] auto[OpDisable] 8 1 T74 1 T76 1 T313 1
auto[3] auto[StInvalid] auto[OpAdvance] 6 1 T191 1 T266 1 T314 1
auto[3] auto[StInvalid] auto[OpGenId] 6 1 T253 1 T315 1 T316 2
auto[3] auto[StInvalid] auto[OpGenSwOut] 4 1 T21 1 T100 1 T281 1
auto[3] auto[StInvalid] auto[OpGenHwOut] 5 1 T21 1 T35 1 T250 1
auto[4] auto[StReset] auto[OpGenId] 7 1 T107 1 T189 1 T281 1
auto[4] auto[StReset] auto[OpGenSwOut] 9 1 T13 1 T210 1 T35 1
auto[4] auto[StReset] auto[OpGenHwOut] 13 1 T317 1 T318 1 T319 1
auto[4] auto[StInit] auto[OpAdvance] 4 1 T320 1 T227 1 T306 1
auto[4] auto[StInit] auto[OpGenId] 7 1 T301 1 T321 1 T322 1
auto[4] auto[StInit] auto[OpGenSwOut] 4 1 T278 1 T323 1 T224 1
auto[4] auto[StInit] auto[OpGenHwOut] 15 1 T25 1 T279 1 T114 1
auto[4] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T48 1 T324 1 T325 1
auto[4] auto[StCreatorRootKey] auto[OpGenId] 6 1 T201 1 T58 1 T326 1
auto[4] auto[StCreatorRootKey] auto[OpGenSwOut] 9 1 T2 1 T273 1 T327 1
auto[4] auto[StCreatorRootKey] auto[OpGenHwOut] 9 1 T320 1 T328 1 T329 1
auto[4] auto[StOwnerIntKey] auto[OpAdvance] 2 1 T57 1 T75 1 - -
auto[4] auto[StOwnerIntKey] auto[OpGenId] 4 1 T1 1 T199 1 T98 1
auto[4] auto[StOwnerIntKey] auto[OpGenSwOut] 5 1 T87 1 T232 1 T81 1
auto[4] auto[StOwnerIntKey] auto[OpGenHwOut] 18 1 T14 1 T206 1 T85 1
auto[4] auto[StOwnerKey] auto[OpAdvance] 4 1 T324 1 T227 1 T101 1
auto[4] auto[StOwnerKey] auto[OpGenId] 4 1 T62 1 T236 1 T330 1
auto[4] auto[StOwnerKey] auto[OpGenSwOut] 7 1 T196 1 T331 1 T309 1
auto[4] auto[StOwnerKey] auto[OpGenHwOut] 15 1 T136 1 T62 1 T332 1
auto[4] auto[StDisabled] auto[OpAdvance] 10 1 T57 1 T260 1 T48 1
auto[4] auto[StDisabled] auto[OpGenId] 30 1 T189 1 T333 1 T334 4
auto[4] auto[StDisabled] auto[OpGenSwOut] 25 1 T334 3 T58 1 T335 1
auto[4] auto[StDisabled] auto[OpGenHwOut] 79 1 T17 1 T204 1 T206 2
auto[4] auto[StDisabled] auto[OpDisable] 8 1 T189 1 T75 1 T62 1
auto[4] auto[StInvalid] auto[OpAdvance] 2 1 T315 1 T336 1 - -
auto[4] auto[StInvalid] auto[OpGenId] 3 1 T281 1 T337 1 T338 1
auto[4] auto[StInvalid] auto[OpGenSwOut] 5 1 T339 1 T274 1 T340 1
auto[4] auto[StInvalid] auto[OpGenHwOut] 3 1 T252 1 T339 1 T249 1
auto[5] auto[StReset] auto[OpGenId] 12 1 T305 1 T58 1 T60 1
auto[5] auto[StReset] auto[OpGenSwOut] 11 1 T109 1 T258 1 T290 1
auto[5] auto[StReset] auto[OpGenHwOut] 22 1 T17 1 T204 1 T112 1
auto[5] auto[StInit] auto[OpAdvance] 5 1 T96 1 T20 1 T341 1
auto[5] auto[StInit] auto[OpGenId] 2 1 T342 1 T343 1 - -
auto[5] auto[StInit] auto[OpGenSwOut] 2 1 T58 1 T322 1 - -
auto[5] auto[StInit] auto[OpGenHwOut] 22 1 T344 1 T112 1 T95 1
auto[5] auto[StCreatorRootKey] auto[OpAdvance] 4 1 T76 1 T263 1 T345 1
auto[5] auto[StCreatorRootKey] auto[OpGenId] 8 1 T269 1 T217 1 T227 1
auto[5] auto[StCreatorRootKey] auto[OpGenSwOut] 4 1 T189 1 T346 1 T347 1
auto[5] auto[StCreatorRootKey] auto[OpGenHwOut] 14 1 T205 1 T85 1 T348 1
auto[5] auto[StOwnerIntKey] auto[OpAdvance] 2 1 T67 1 T232 1 - -
auto[5] auto[StOwnerIntKey] auto[OpGenId] 1 1 T267 1 - - - -
auto[5] auto[StOwnerIntKey] auto[OpGenSwOut] 6 1 T260 1 T82 1 T101 1
auto[5] auto[StOwnerIntKey] auto[OpGenHwOut] 26 1 T136 1 T114 1 T349 1
auto[5] auto[StOwnerKey] auto[OpAdvance] 1 1 T350 1 - - - -
auto[5] auto[StOwnerKey] auto[OpGenId] 5 1 T189 1 T326 1 T325 1
auto[5] auto[StOwnerKey] auto[OpGenSwOut] 6 1 T4 1 T48 1 T351 1
auto[5] auto[StOwnerKey] auto[OpGenHwOut] 16 1 T92 1 T204 1 T48 1
auto[5] auto[StDisabled] auto[OpAdvance] 14 1 T143 1 T243 2 T75 1
auto[5] auto[StDisabled] auto[OpGenId] 23 1 T199 1 T273 1 T243 2
auto[5] auto[StDisabled] auto[OpGenSwOut] 23 1 T41 1 T108 1 T137 1
auto[5] auto[StDisabled] auto[OpGenHwOut] 67 1 T14 1 T53 1 T57 1
auto[5] auto[StDisabled] auto[OpDisable] 3 1 T269 1 T286 1 T352 1
auto[5] auto[StInvalid] auto[OpAdvance] 5 1 T35 1 T93 1 T339 1
auto[5] auto[StInvalid] auto[OpGenId] 3 1 T247 1 T340 1 T336 1
auto[5] auto[StInvalid] auto[OpGenSwOut] 2 1 T21 1 T88 1 - -
auto[5] auto[StInvalid] auto[OpGenHwOut] 3 1 T93 1 T88 1 T353 1
auto[6] auto[StReset] auto[OpGenId] 8 1 T68 1 T58 1 T60 1
auto[6] auto[StReset] auto[OpGenSwOut] 8 1 T68 1 T89 1 T252 1
auto[6] auto[StReset] auto[OpGenHwOut] 25 1 T204 1 T136 1 T109 1
auto[6] auto[StInit] auto[OpAdvance] 2 1 T354 1 T355 1 - -
auto[6] auto[StInit] auto[OpGenId] 11 1 T305 1 T245 1 T278 1
auto[6] auto[StInit] auto[OpGenSwOut] 7 1 T96 1 T48 1 T90 1
auto[6] auto[StInit] auto[OpGenHwOut] 13 1 T95 1 T356 1 T357 1
auto[6] auto[StCreatorRootKey] auto[OpAdvance] 6 1 T358 1 T359 2 T360 1
auto[6] auto[StCreatorRootKey] auto[OpGenId] 5 1 T55 1 T361 1 T360 1
auto[6] auto[StCreatorRootKey] auto[OpGenSwOut] 4 1 T58 1 T99 1 T362 1
auto[6] auto[StCreatorRootKey] auto[OpGenHwOut] 22 1 T204 1 T363 1 T364 1
auto[6] auto[StOwnerIntKey] auto[OpAdvance] 6 1 T365 1 T366 1 T307 1
auto[6] auto[StOwnerIntKey] auto[OpGenId] 7 1 T367 1 T232 1 T49 1
auto[6] auto[StOwnerIntKey] auto[OpGenSwOut] 5 1 T238 1 T313 1 T359 1
auto[6] auto[StOwnerIntKey] auto[OpGenHwOut] 19 1 T204 1 T207 1 T279 1
auto[6] auto[StOwnerKey] auto[OpAdvance] 4 1 T245 1 T297 1 T261 2
auto[6] auto[StOwnerKey] auto[OpGenId] 8 1 T194 1 T216 1 T368 1
auto[6] auto[StOwnerKey] auto[OpGenSwOut] 10 1 T238 1 T369 1 T75 1
auto[6] auto[StOwnerKey] auto[OpGenHwOut] 22 1 T207 1 T318 1 T370 1
auto[6] auto[StDisabled] auto[OpAdvance] 8 1 T242 1 T99 1 T286 1
auto[6] auto[StDisabled] auto[OpGenId] 26 1 T369 1 T58 1 T60 2
auto[6] auto[StDisabled] auto[OpGenSwOut] 24 1 T17 1 T186 1 T48 1
auto[6] auto[StDisabled] auto[OpGenHwOut] 68 1 T12 1 T117 1 T371 1
auto[6] auto[StDisabled] auto[OpDisable] 4 1 T2 1 T60 1 T372 1
auto[6] auto[StInvalid] auto[OpGenId] 2 1 T251 1 T337 1 - -
auto[6] auto[StInvalid] auto[OpGenSwOut] 6 1 T35 1 T93 1 T100 1
auto[6] auto[StInvalid] auto[OpGenHwOut] 3 1 T24 1 T373 1 T316 1
auto[7] auto[StReset] auto[OpGenId] 11 1 T109 1 T60 2 T89 1
auto[7] auto[StReset] auto[OpGenSwOut] 13 1 T27 1 T23 1 T93 1
auto[7] auto[StReset] auto[OpGenHwOut] 15 1 T60 1 T278 1 T374 1
auto[7] auto[StInit] auto[OpAdvance] 3 1 T375 1 T376 1 T377 1
auto[7] auto[StInit] auto[OpGenId] 8 1 T94 1 T75 1 T301 1
auto[7] auto[StInit] auto[OpGenSwOut] 8 1 T378 1 T98 1 T379 1
auto[7] auto[StInit] auto[OpGenHwOut] 17 1 T195 1 T317 1 T60 1
auto[7] auto[StCreatorRootKey] auto[OpAdvance] 6 1 T86 2 T380 1 T216 1
auto[7] auto[StCreatorRootKey] auto[OpGenId] 7 1 T86 1 T381 1 T286 1
auto[7] auto[StCreatorRootKey] auto[OpGenSwOut] 4 1 T57 1 T196 1 T382 1
auto[7] auto[StCreatorRootKey] auto[OpGenHwOut] 23 1 T207 1 T279 1 T138 1
auto[7] auto[StOwnerIntKey] auto[OpAdvance] 8 1 T86 1 T320 1 T359 2
auto[7] auto[StOwnerIntKey] auto[OpGenId] 11 1 T70 1 T380 1 T75 1
auto[7] auto[StOwnerIntKey] auto[OpGenSwOut] 6 1 T189 1 T383 1 T382 1
auto[7] auto[StOwnerIntKey] auto[OpGenHwOut] 17 1 T344 1 T363 1 T331 1
auto[7] auto[StOwnerKey] auto[OpAdvance] 3 1 T86 1 T359 1 T384 1
auto[7] auto[StOwnerKey] auto[OpGenId] 4 1 T232 1 T385 1 T83 1
auto[7] auto[StOwnerKey] auto[OpGenSwOut] 4 1 T189 1 T60 1 T386 1
auto[7] auto[StOwnerKey] auto[OpGenHwOut] 13 1 T205 1 T371 1 T310 1
auto[7] auto[StDisabled] auto[OpAdvance] 10 1 T26 1 T304 1 T369 1
auto[7] auto[StDisabled] auto[OpGenId] 25 1 T12 1 T15 1 T86 2
auto[7] auto[StDisabled] auto[OpGenSwOut] 17 1 T86 2 T60 1 T62 1
auto[7] auto[StDisabled] auto[OpGenHwOut] 72 1 T205 1 T192 1 T284 1
auto[7] auto[StDisabled] auto[OpDisable] 6 1 T387 1 T388 1 T389 1
auto[7] auto[StInvalid] auto[OpAdvance] 2 1 T24 1 T266 1 - -
auto[7] auto[StInvalid] auto[OpGenId] 4 1 T390 1 T391 1 T392 1
auto[7] auto[StInvalid] auto[OpGenSwOut] 7 1 T93 1 T339 1 T256 1
auto[7] auto[StInvalid] auto[OpGenHwOut] 2 1 T190 1 T200 1 - -


Summary for Cross sideload_clear_x_sl_avail_cross

Samples crossed: sideload_clear_cp aes_sl_avail kmac_sl_avail otbn_sl_avail
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 40 19 21 52.50 19


Automatically Generated Cross Bins for sideload_clear_x_sl_avail_cross

Element holes
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   NUMBER   STATUS   
[clear_all] [auto[0]] [auto[1]] * -- -- 2
[clear_all] [auto[1]] * * -- -- 4
[clear_one[1]] [auto[1]] * * -- -- 4
[clear_one[2]] * [auto[1]] * -- -- 4
[clear_one[3]] * * [auto[1]] -- -- 4


Uncovered bins
sideload_clear_cpaes_sl_availkmac_sl_availotbn_sl_availCOUNTAT LEASTNUMBERSTATUS
[clear_all] [auto[0]] [auto[0]] [auto[1]] 0 1 1


Covered bins
sideload_clear_cp   aes_sl_avail   kmac_sl_avail   otbn_sl_avail   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] auto[0] auto[0] 1282 1 T1 1 T2 2 T4 1
clear_one[1] auto[0] auto[0] auto[0] 375 1 T14 1 T15 1 T17 1
clear_one[1] auto[0] auto[0] auto[1] 118 1 T69 1 T207 1 T142 1
clear_one[1] auto[0] auto[1] auto[0] 138 1 T92 1 T124 1 T108 2
clear_one[1] auto[0] auto[1] auto[1] 27 1 T186 1 T240 1 T58 1
clear_one[2] auto[0] auto[0] auto[0] 379 1 T4 1 T40 1 T204 1
clear_one[2] auto[0] auto[0] auto[1] 111 1 T237 1 T344 2 T72 2
clear_one[2] auto[1] auto[0] auto[0] 149 1 T15 1 T203 1 T205 3
clear_one[2] auto[1] auto[0] auto[1] 36 1 T291 1 T239 2 T60 1
clear_one[3] auto[0] auto[0] auto[0] 370 1 T17 1 T21 2 T70 1
clear_one[3] auto[0] auto[1] auto[0] 117 1 T1 1 T2 1 T194 1
clear_one[3] auto[1] auto[0] auto[0] 117 1 T14 2 T26 1 T136 1
clear_one[3] auto[1] auto[1] auto[0] 42 1 T312 1 T55 2 T273 1
clear_none auto[0] auto[0] auto[0] 1184 1 T1 1 T2 1 T4 1
clear_none auto[0] auto[0] auto[1] 100 1 T17 1 T41 1 T137 1
clear_none auto[0] auto[1] auto[0] 109 1 T1 1 T124 1 T108 1
clear_none auto[0] auto[1] auto[1] 26 1 T40 1 T124 1 T108 1
clear_none auto[1] auto[0] auto[0] 118 1 T14 2 T203 1 T204 1
clear_none auto[1] auto[0] auto[1] 33 1 T198 1 T244 3 T239 2
clear_none auto[1] auto[1] auto[0] 27 1 T94 1 T75 2 T299 1
clear_none auto[1] auto[1] auto[1] 18 1 T244 1 T393 1 T394 5


Summary for Cross sideload_clear_x_regwen_cross

Samples crossed: sideload_clear_cp regwen_cp
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 10 0 10 100.00


Automatically Generated Cross Bins for sideload_clear_x_regwen_cross

Bins
sideload_clear_cp   regwen_cp   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
clear_all auto[0] 1192 1 T1 1 T2 2 T4 1
clear_all auto[1] 90 1 T86 8 T334 7 T320 4
clear_one[1] auto[0] 606 1 T14 1 T15 1 T17 1
clear_one[1] auto[1] 52 1 T124 6 T137 4 T238 1
clear_one[2] auto[0] 622 1 T4 1 T15 1 T40 1
clear_one[2] auto[1] 53 1 T137 1 T244 1 T239 1
clear_one[3] auto[0] 602 1 T1 1 T2 1 T14 2
clear_one[3] auto[1] 44 1 T137 1 T143 1 T86 1
clear_none auto[0] 1537 1 T1 2 T2 1 T4 1
clear_none auto[1] 78 1 T124 2 T137 1 T143 1