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Detail Report for Assertions

Assertions Success:

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tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	20013900	2266038	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	904	904	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	904	904	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	25550582	24987854	0	0
tb.dut.u_reg.en2addrHit	0	0	26085003	944352	0	0
tb.dut.u_reg.reAfterRv	0	0	26085003	944322	0	0
tb.dut.u_reg.rePulse	0	0	26085003	592211	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1069	1069	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1069	1069	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1069	1069	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1069	1069	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1069	1069	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1069	1069	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1069	1069	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1069	1069	0	0
tb.dut.u_reg.wePulse	0	0	26085003	352111	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	613872	604160	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	904	904	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	5651381	5613550	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	21699216	21117976	0	2412

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	26085697	330	330	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	26085697	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	26085697	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	26085697	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	26085697	7	7	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	26085697	22	22	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	26085697	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	26085697	1860	1860	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	26085697	2417	2417	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	26085697	192091	192091	1000

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	26085697	330	330	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	26085697	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	26085697	33	33	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	26085697	23	23	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	26085697	7	7	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	26085697	22	22	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	26085697	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	26085697	1860	1860	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	26085697	2417	2417	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	26085697	192091	192091	1000