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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total642020
Category 0642020


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total642020
Severity 0642020


Summary for Assertions
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Total Number642100.00
Uncovered71.09
Success63598.91
Failure00.00
Incomplete30.47
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered735.00
All Matches1365.00
First Matches1365.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
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tb.dut.rom_tlul_assert_device.gen_device.aDataKnown_M 00678079249568964000
tb.dut.rom_tlul_assert_device.gen_device.addrSizeAlignedErr_A 00678078668135860800
tb.dut.rom_tlul_assert_device.gen_device.contigMask_M 006780792497648709700
tb.dut.rom_tlul_assert_device.gen_device.dDataKnown_A 006780792498009000
tb.dut.rom_tlul_assert_device.gen_device.legalAOpcodeErr_A 00678078668174552500
tb.dut.rom_tlul_assert_device.gen_device.legalAParam_M 006780792498702015600
tb.dut.rom_tlul_assert_device.gen_device.legalDParam_A 006780792491735410400
tb.dut.rom_tlul_assert_device.gen_device.pendingReqPerSrc_M 006780792498702015600
tb.dut.rom_tlul_assert_device.gen_device.respMustHaveReq_A 006780792491735410400
tb.dut.rom_tlul_assert_device.gen_device.respOpcode_A 006780792491735410400
tb.dut.rom_tlul_assert_device.gen_device.respSzEqReqSz_A 006780792491735410400
tb.dut.rom_tlul_assert_device.gen_device.sizeGTEMaskErr_A 0067807866875237400
tb.dut.rom_tlul_assert_device.gen_device.sizeMatchesMaskErr_A 0067807866841296800
tb.dut.rom_tlul_assert_device.p_dbw.TlDbw_A 0091891800
tb.dut.u_reg_regs.en2addrHit 0067807866816692500
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tb.dut.u_reg_regs.rePulse 006780786684949700
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck 0091891800
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A 0091891800
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tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 0091891800
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 0091891800
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A 0091891800
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck 0091891800
tb.dut.u_reg_regs.wePulse 0067807866811742800
tb.dut.u_tl_adapter_rom.AddrOutKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.DataIntgOptions_A 0062862800
tb.dut.u_tl_adapter_rom.ReqOutKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.SramDwHasByteGranularity_A 0062862800
tb.dut.u_tl_adapter_rom.SramDwIsMultipleOfTlulWidth_A 0062862800
tb.dut.u_tl_adapter_rom.TlOutKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.TlOutPayloadKnown_A 006122308261724259900
tb.dut.u_tl_adapter_rom.TlOutPayloadKnown_AKnownEnable 0061223082661187530100
tb.dut.u_tl_adapter_rom.WdataOutKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.WeOutKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite 0062862800
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck 0062862800
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty 006122308266466100
tb.dut.u_tl_adapter_rom.rvalidHighWhenRspFifoFull 006122308266466100
tb.dut.u_tl_adapter_rom.u_err.dataWidthOnly32_A 0062862800
tb.dut.u_tl_adapter_rom.u_reqfifo.DataKnown_A 006122308261724259900
tb.dut.u_tl_adapter_rom.u_reqfifo.DepthKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_reqfifo.RvalidKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_reqfifo.WreadyKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 006122308261724259900
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A 0062862800
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck 0062862800
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A 0061223082614286400
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0061223082614286400
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A 006122308266466100
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A 0061223082661187530100
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 006122308266466100

Assertions Incomplete:
ASSERTIONS   CATEGORY   SEVERITY   ATTEMPTS   REAL SUCCESSES   FAILURES   INCOMPLETE   SRC   
tb.dut.KeymgrValidChk_A 0061223082600628
tb.dut.PwrmgrDataChk_A 0061223082600628
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A 00612230826002504


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 00678079249000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 00678079249000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 00678079249000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00678079249000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 00678079249000
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 00678079249000
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00678079249000

Cover Sequences All Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 006780792494954950
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 006780792491061060
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 006780792491091090
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0067807924917170
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0067807924946460
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0067807924919190
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0067807924927270
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00678079249169216920
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C 00678079249303530350
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C 0067807924989308930374
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00678079249512866251286620
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C 0067807924928064280640
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C 00678079249679679264

Cover Sequences First Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 006780792494954950
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 006780792491061060
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 006780792491091090
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0067807924917170
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0067807924946460
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0067807924919190
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0067807924927270
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00678079249169216920
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C 00678079249303530350
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C 0067807924989308930374
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00678079249512866251286620
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C 0067807924928064280640
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C 00678079249679679264