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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	160519712	29499	0	0
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tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	160519712	160339765	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	160519712	160339765	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	160519712	29499	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	160519712	0	0	312
tb.dut.PwrmgrDataChk_A	0	0	160519712	0	0	312
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	160519712	0	0	1246

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

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tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	182661246	0	0	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	182661246	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	182661246	328	328	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	182661246	74	74	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	182661246	76	76	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	182661246	20	20	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	182661246	39	39	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	182661246	15	15	2
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	182661246	45	45	2
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	182661246	853	853	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	182661246	1602	1602	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	182661246	3761	3761	181
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	182661246	1590870	1590870	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	182661246	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	182661246	14302	14302	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	182661246	323	323	128

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	182661246	328	328	0
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