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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.DataIntgOptions_A	0	0	287	287	0	0
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tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	73076968	72914924	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	287	287	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	287	287	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	73076968	25101	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.DataKnown_A	0	0	73076968	10294470	0	0
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tb.dut.u_tl_adapter_rom.u_reqfifo.WreadyKnown_A	0	0	73076968	72914924	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	73076968	10294470	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	287	287	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	287	287	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	73076968	41195	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	73076968	72914924	0	0
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tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	73076968	72914924	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	73076968	41195	0	0
tb.dut.u_tl_adapter_rom.u_sram_byte.SramReadbackAndIntg	0	0	287	287	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	73076968	25101	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	73076968	72914924	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	73076968	72914924	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	73076968	72914924	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	73076968	25101	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	73076968	0	0	287
tb.dut.PwrmgrDataChk_A	0	0	73076968	0	0	287
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	73076968	0	0	1147

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	75908535	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	75908535	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	75908535	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	75908535	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	75908535	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	75908535	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	75908535	264	264	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	75908535	57	57	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	75908535	58	58	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	75908535	15	15	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	75908535	26	26	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	75908535	11	11	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	75908535	16	16	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	75908535	2066	2066	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	75908535	3065	3065	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	75908535	2942	2942	146
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	75908535	88276	88276	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	75908535	1	1	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	75908535	13625	13625	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	75908535	305	305	91

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
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