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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	449	449	0	0
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tb.dut.u_reg_regs.wePulse	0	0	320838560	55592	0	0
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tb.dut.u_tl_adapter_rom.DataIntgOptions_A	0	0	305	305	0	0
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tb.dut.u_tl_adapter_rom.SramDwHasByteGranularity_A	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.SramDwIsMultipleOfTlulWidth_A	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.TlOutKnownIfFifoKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.TlOutValidKnown_A	0	0	276395234	276228227	0	0
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tb.dut.u_tl_adapter_rom.WeOutKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.WmaskOutKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.adapterNoReadOrWrite	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.rvalidHighReqFifoEmpty	0	0	276395234	29871	0	0
tb.dut.u_tl_adapter_rom.rvalidHighWhenRspFifoFull	0	0	276395234	29871	0	0
tb.dut.u_tl_adapter_rom.u_err.dataWidthOnly32_A	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.DataKnown_A	0	0	276395234	5266693	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.DepthKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.RvalidKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.WreadyKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	276395234	5266693	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.DataWidthCheck_A	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.u_rsp_gen.PayLoadWidthCheck	0	0	305	305	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DataKnown_A	0	0	276395234	53765	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.DepthKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.RvalidKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.WreadyKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	276395234	53765	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DataKnown_A	0	0	276395234	29871	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.DepthKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.RvalidKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	276395234	276228227	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	276395234	29871	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	276395234	0	0	304
tb.dut.PwrmgrDataChk_A	0	0	276395234	0	0	304
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	276395234	0	0	1216

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	320838855	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	320838855	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	320838855	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	320838855	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	320838855	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	320838855	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	320838855	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	320838855	198	198	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	320838855	48	48	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	320838855	48	48	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	320838855	15	15	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	320838855	21	21	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	320838855	7	7	1
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	320838855	25	25	1
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	320838855	768	768	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	320838855	1435	1435	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	320838855	4412	4412	180
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	320838855	2343382	2343382	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	320838855	14882	14882	0
tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	320838855	334	334	129

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	320838855	198	198	0
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tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	320838855	48	48	1
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