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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tl_adapter_rom.u_sramreqfifo.WreadyKnown_A	0	0	282810196	282628807	0	0
tb.dut.u_tl_adapter_rom.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	282810196	26720	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.KeymgrValidChk_A	0	0	282810196	0	0	310
tb.dut.PwrmgrDataChk_A	0	0	282810196	0	0	310
tb.dut.gen_fsm_scramble_enabled.u_checker_fsm.SecCmCFILinear_A	0	0	282810196	0	0	1237

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

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tb.dut.rom_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329922360	0	0	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329922360	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329922360	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329922360	0	0	0
tb.dut.rom_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329922360	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.regs_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	329922360	242	242	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	329922360	49	49	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	329922360	50	50	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	329922360	8	8	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	329922360	22	22	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	329922360	7	7	0
tb.dut.regs_tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	329922360	32	32	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	329922360	915	915	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	329922360	1732	1732	0
tb.dut.regs_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	329922360	4241	4241	186
tb.dut.rom_tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	329922360	2436181	2436181	0
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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bReq_C	0	0	329922360	13355	13355	0
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Cover Sequences First Matches:

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tb.dut.rom_tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	329922360	288	288	131