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Summary for Variable cp_hw_reg_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_hw_reg_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 38714 1 T12 10 T17 91 T28 147
auto[1] 24923 1 T5 6 T15 5 T32 14



Summary for Variable cp_invalid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_invalid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 26009 1 T5 6 T28 61 T32 14
auto[1] 37628 1 T12 10 T15 5 T17 91



Summary for Variable cp_is_hw_reg_offset

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_hw_reg_offset

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 25836 1 T5 6 T15 5 T28 64
auto[1] 37801 1 T12 10 T17 91 T28 83



Summary for Variable cp_is_in_tpm_region

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_in_tpm_region

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 25838 1 T5 6 T15 5 T28 80
auto[1] 37799 1 T12 10 T17 91 T28 67



Summary for Variable cp_is_valid_locality

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_valid_locality

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 21764 1 T15 2 T17 28 T28 47
auto[1] 41873 1 T5 6 T12 10 T15 3



Summary for Variable cp_is_word_aligned

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_word_aligned

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 23832 1 T5 6 T17 28 T28 60
auto[1] 39805 1 T12 10 T15 5 T17 63



Summary for Variable cp_is_write

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_is_write

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 46045 1 T5 3 T12 10 T15 4
auto[1] 17592 1 T5 3 T15 1 T28 48



Summary for Variable cp_tpm_mode

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_mode

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] 39562 1 T12 10 T17 91 T29 360
auto[TpmCrbMode] 24075 1 T5 6 T15 5 T28 147



Summary for Variable cp_tpm_reg_chk_dis

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_tpm_reg_chk_dis

Bins
NAMECOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[0] 37408 1 T5 6 T12 10 T17 91
auto[1] 26229 1 T15 5 T28 74 T34 161



Summary for Cross cr_all

Samples crossed: cp_tpm_mode cp_hw_reg_dis cp_tpm_reg_chk_dis cp_invalid_locality cp_is_write cp_is_in_tpm_region cp_is_valid_locality cp_is_hw_reg_offset cp_is_word_aligned
CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENTMISSING
Automatically Generated Cross Bins 512 0 512 100.00


Automatically Generated Cross Bins for cr_all

Bins
cp_tpm_modecp_hw_reg_discp_tpm_reg_chk_discp_invalid_localitycp_is_writecp_is_in_tpm_regioncp_is_valid_localitycp_is_hw_reg_offsetcp_is_word_alignedCOUNTAT LEASTSTATUSTESTCOUNTTESTCOUNTTESTCOUNT
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 97 1 T103 2 T89 5 T39 3
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 116 1 T103 4 T89 8 T39 6
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 63 1 T89 1 T39 2 T350 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 127 1 T103 4 T89 5 T39 6
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 151 1 T103 8 T89 6 T39 8
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 216 1 T103 9 T89 7 T39 8
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 149 1 T103 4 T89 6 T39 6
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 219 1 T103 4 T89 14 T39 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 57 1 T103 1 T89 7 T39 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 146 1 T103 4 T89 8 T39 5
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 72 1 T103 1 T89 1 T39 5
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 109 1 T103 8 T89 5 T39 5
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 120 1 T103 1 T89 3 T39 4
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 233 1 T103 7 T89 11 T39 9
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 156 1 T103 2 T89 6 T39 6
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 227 1 T103 2 T89 11 T39 13
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 32 1 T89 3 T154 1 T183 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 55 1 T103 3 T89 3 T39 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 33 1 T103 1 T89 1 T351 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 46 1 T103 1 T39 1 T154 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 82 1 T103 5 T89 3 T39 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 138 1 T103 4 T89 7 T39 8
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 74 1 T89 4 T39 5 T352 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 114 1 T103 2 T89 5 T39 2
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 39 1 T89 1 T39 1 T154 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 66 1 T103 3 T89 5 T39 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 35 1 T103 2 T89 2 T39 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 51 1 T103 1 T89 2 T39 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 73 1 T103 2 T89 4 T350 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 94 1 T103 1 T89 6 T39 8
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 68 1 T103 1 T89 2 T39 1
auto[TpmFifoMode] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 150 1 T103 9 T89 9 T39 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 61 1 T34 1 T103 1 T89 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 107 1 T34 1 T103 1 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 69 1 T34 5 T89 2 T353 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 119 1 T34 1 T103 4 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 123 1 T34 3 T103 2 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 210 1 T34 5 T103 3 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 138 1 T34 5 T103 2 T353 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 231 1 T34 13 T103 5 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 62 1 T34 1 T103 1 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 125 1 T34 3 T103 4 T89 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 1563 1 T17 11 T29 43 T33 33
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 2560 1 T17 17 T29 78 T33 48
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 145 1 T34 3 T103 2 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 209 1 T34 2 T103 6 T89 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 2898 1 T17 17 T29 78 T33 78
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 5216 1 T12 10 T17 46 T29 161
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 41 1 T89 1 T353 1 T351 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 58 1 T34 1 T103 1 T353 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 28 1 T353 3 T350 1 T354 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 47 1 T103 3 T353 4 T351 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 75 1 T103 1 T353 4 T39 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 114 1 T34 2 T103 1 T89 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 67 1 T34 1 T103 2 T89 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 109 1 T34 1 T103 1 T353 6
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 32 1 T34 2 T89 2 T353 5
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 48 1 T103 2 T89 1 T353 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 37 1 T34 2 T353 1 T351 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 59 1 T34 1 T353 6 T39 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 64 1 T103 1 T353 4 T350 1
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 87 1 T103 5 T353 3 T39 3
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 76 1 T34 2 T89 1 T353 2
auto[TpmFifoMode] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 132 1 T34 2 T103 3 T89 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 88 1 T34 6 T37 4 T64 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 126 1 T34 1 T37 3 T103 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 79 1 T34 5 T37 1 T103 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 159 1 T34 6 T37 2 T64 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 158 1 T34 3 T37 4 T103 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 270 1 T34 12 T37 7 T64 5
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 202 1 T34 7 T37 1 T64 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 242 1 T34 2 T37 5 T64 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 85 1 T34 3 T103 1 T353 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 168 1 T34 3 T37 3 T64 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 78 1 T34 2 T37 1 T103 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 156 1 T34 5 T37 4 T64 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 150 1 T34 3 T37 4 T103 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 272 1 T34 8 T37 3 T64 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 198 1 T34 7 T37 4 T64 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 298 1 T34 7 T37 3 T64 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 31 1 T37 1 T350 2 T183 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 50 1 T34 1 T37 1 T353 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 47 1 T34 2 T37 1 T185 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 74 1 T34 2 T37 1 T64 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 85 1 T34 6 T37 3 T64 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 130 1 T34 3 T37 2 T103 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 83 1 T34 3 T37 1 T64 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 135 1 T34 3 T37 1 T64 4
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 45 1 T34 1 T37 1 T103 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 83 1 T34 6 T64 1 T103 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 36 1 T34 1 T37 2 T64 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 75 1 T34 2 T37 3 T103 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 69 1 T34 3 T37 2 T185 3
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 136 1 T34 5 T37 1 T64 2
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 76 1 T34 2 T37 1 T64 1
auto[TpmFifoMode] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 146 1 T34 8 T37 7 T64 2
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 67 1 T70 1 T65 1 T89 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 141 1 T70 2 T103 5 T49 3
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 71 1 T70 1 T65 1 T103 2
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 116 1 T70 1 T103 2 T89 1
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 145 1 T70 5 T65 2 T89 5
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 214 1 T70 3 T65 2 T103 3
auto[TpmFifoMode] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 143 1 T70 1 T103 7 T353 2
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