Summary for Variable cp_ac_present_sel

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_ac_present_sel

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1246 1 T6 13 T1 10 T2 11
auto[1] 1614 1 T6 7 T1 23 T2 17



Summary for Variable cp_combo0_h2l

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_combo0_h2l

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 2409 1 T6 20 T1 20 T2 20
auto[1] 451 1 T1 13 T2 8 T36 1



Summary for Variable cp_combo1_h2l

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_combo1_h2l

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 2701 1 T6 20 T1 20 T2 20
auto[1] 159 1 T1 13 T2 8 T7 5



Summary for Variable cp_combo2_h2l

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_combo2_h2l

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 2724 1 T6 20 T1 33 T2 28
auto[1] 136 1 T36 1 T37 1 T38 2



Summary for Variable cp_combo3_h2l

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_combo3_h2l

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 2726 1 T6 20 T1 32 T2 28
auto[1] 134 1 T1 1 T7 1 T8 1



Summary for Variable cp_interrupt

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_interrupt

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1871 1 T6 20 T1 33 T2 28
auto[1] 989 1 T49 19 T260 28 T88 19



Summary for Variable cp_key0_in_sel

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_key0_in_sel

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1190 1 T6 10 T1 8 T2 11
auto[1] 1670 1 T6 10 T1 25 T2 17



Summary for Variable cp_key1_in_sel

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_key1_in_sel

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1152 1 T6 10 T1 9 T2 9
auto[1] 1708 1 T6 10 T1 24 T2 19



Summary for Variable cp_key2_in_sel

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_key2_in_sel

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1185 1 T6 13 T1 13 T2 12
auto[1] 1675 1 T6 7 T1 20 T2 16



Summary for Variable cp_pwrb_in_sel

CATEGORYEXPECTEDUNCOVEREDCOVEREDPERCENT
Automatically Generated Bins 2 0 2 100.00


Automatically Generated Bins for cp_pwrb_in_sel

Bins
NAME   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] 1151 1 T6 12 T1 13 T2 11
auto[1] 1709 1 T6 8 T1 20 T2 17



Summary for Cross cross_combo0

Samples crossed: cp_combo0_h2l cp_key0_in_sel cp_key1_in_sel cp_key2_in_sel cp_pwrb_in_sel cp_ac_present_sel cp_interrupt
CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   MISSING   
TOTAL 96 0 96 100.00
Automatically Generated Cross Bins 96 0 96 100.00
User Defined Cross Bins 0 0 0


Automatically Generated Cross Bins for cross_combo0

Bins
cp_combo0_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 56 1 T6 2 T1 1 T2 2
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 13 1 T78 2 T347 1 T262 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 47 1 T1 1 T7 1 T8 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 16 1 T260 2 T326 1 T253 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 48 1 T2 1 T48 1 T7 2
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 11 1 T260 1 T261 1 T326 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 40 1 T7 1 T259 1 T253 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 17 1 T49 1 T261 1 T92 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 36 1 T6 1 T7 1 T37 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 20 1 T265 1 T75 1 T78 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 36 1 T37 1 T89 1 T267 2
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 7 1 T78 1 T196 1 T348 2
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 35 1 T1 1 T48 1 T45 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 11 1 T88 1 T326 1 T255 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 45 1 T6 1 T7 2 T37 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 12 1 T49 1 T260 1 T261 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 39 1 T6 1 T37 1 T261 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 11 1 T260 2 T88 1 T78 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 40 1 T48 1 T46 1 T89 2
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 15 1 T265 1 T255 2 T78 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 34 1 T6 1 T2 1 T45 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 16 1 T49 1 T88 1 T261 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 56 1 T6 1 T2 1 T7 6
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 14 1 T49 1 T88 2 T261 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 40 1 T6 2 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 17 1 T265 1 T78 1 T349 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 33 1 T48 2 T67 1 T255 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 24 1 T49 1 T88 1 T265 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 95 1 T1 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 18 1 T49 1 T326 2 T78 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 64 1 T6 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 59 1 T49 1 T326 2 T253 3
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 59 1 T6 2 T7 1 T37 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 11 1 T88 1 T263 2 T164 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 42 1 T2 1 T48 1 T37 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 16 1 T88 1 T261 1 T78 2
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 37 1 T1 1 T253 1 T254 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 26 1 T49 1 T265 1 T78 4
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 52 1 T6 2 T37 1 T265 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 22 1 T261 2 T265 1 T253 3
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 46 1 T6 2 T2 1 T48 2
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 15 1 T49 1 T265 1 T326 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 36 1 T48 1 T37 1 T259 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 19 1 T49 3 T261 1 T326 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 41 1 T67 2 T91 2 T78 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 26 1 T88 1 T265 1 T255 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 49 1 T89 1 T254 11 T91 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 36 1 T260 1 T88 1 T92 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 39 1 T6 1 T2 1 T48 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 9 1 T49 2 T347 1 T93 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 36 1 T6 1 T1 2 T48 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 11 1 T88 1 T265 1 T326 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 34 1 T6 1 T253 1 T258 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 9 1 T78 1 T127 1 T262 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 40 1 T6 1 T48 2 T259 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 70 1 T49 2 T88 1 T71 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 45 1 T2 1 T7 1 T36 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 12 1 T88 1 T326 1 T78 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 76 1 T48 1 T49 1 T38 6
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 44 1 T88 1 T261 2 T347 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 93 1 T48 1 T37 2 T67 6
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 61 1 T49 2 T261 1 T265 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 258 1 T1 13 T2 8 T48 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 14 1 T49 1 T261 2 T92 1
auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 6 1 T181 1 T93 1 T270 2
auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 7 1 T260 1 T261 1 T253 2
auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 5 1 T265 1 T348 1 T93 1
auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 6 1 T88 1 T93 1 T215 1
auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 7 1 T88 1 T127 2 T350 2
auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 7 1 T260 1 T261 2 T347 2
auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 5 1 T265 1 T127 1 T263 1
auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 11 1 T88 1 T265 3 T127 1
auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 7 1 T88 1 T349 1 T270 1
auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 6 1 T261 1 T265 1 T263 1
auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 6 1 T347 2 T270 1 T351 1
auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 9 1 T260 1 T351 1 T350 1
auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 9 1 T326 1 T347 2 T263 1
auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 6 1 T348 1 T164 1 T82 2
auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 8 1 T260 1 T347 1 T348 1
auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 7 1 T253 1 T82 3 T352 1
auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 7 1 T260 1 T263 1 T348 1
auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 7 1 T326 1 T348 1 T353 2
auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 4 1 T181 1 T348 1 T352 1
auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 8 1 T354 2 T93 1 T270 1
auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 1 1 T88 1 - - - -
auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 4 1 T260 1 T355 1 T356 1
auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 7 1 T260 1 T255 1 T349 1
auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 8 1 T347 1 T263 1 T348 1
auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 13 1 T260 2 T127 1 T357 4
auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 7 1 T260 1 T71 1 T93 1
auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 5 1 T265 1 T347 1 T263 1
auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 11 1 T260 1 T347 1 T266 2
auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 6 1 T260 1 T326 1 T270 1
auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 9 1 T347 1 T262 1 T213 1
auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 6 1 T261 1 T326 1 T347 1
auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 92 1 T260 9 T261 3 T265 7


User Defined Cross Bins for cross_combo0

Excluded/Illegal bins
NAMECOUNTSTATUS
invalid0 0 Excluded



Summary for Cross cross_combo1

Samples crossed: cp_combo1_h2l cp_key0_in_sel cp_key1_in_sel cp_key2_in_sel cp_pwrb_in_sel cp_ac_present_sel cp_interrupt
CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   MISSING   
TOTAL 96 28 68 70.83 28
Automatically Generated Cross Bins 96 28 68 70.83 28
User Defined Cross Bins 0 0 0


Automatically Generated Cross Bins for cross_combo1

Element holes
cp_combo1_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[0]] [auto[0]] [auto[1]] * [auto[1]] -- -- 2
[auto[1]] [auto[0]] [auto[0]] [auto[1]] * * [auto[1]] -- -- 4
[auto[1]] [auto[0]] [auto[1]] [auto[0]] * * [auto[1]] -- -- 4
[auto[1]] [auto[0]] [auto[1]] [auto[1]] [auto[0]] * [auto[1]] -- -- 2
[auto[1]] [auto[1]] [auto[0]] [auto[0]] * * [auto[1]] -- -- 4
[auto[1]] [auto[1]] [auto[0]] [auto[1]] [auto[1]] * [auto[1]] -- -- 2
[auto[1]] [auto[1]] [auto[1]] [auto[0]] * * [auto[1]] -- -- 4
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] * [auto[1]] -- -- 2


Uncovered bins
cp_combo1_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[0]] [auto[0]] [auto[0]] [auto[0]] [auto[1]] 0 1 1
[auto[1]] [auto[0]] [auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[1]] 0 1 1
[auto[1]] [auto[1]] [auto[0]] [auto[1]] [auto[0]] [auto[0]] [auto[1]] 0 1 1
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] [auto[1]] 0 1 1


Covered bins
cp_combo1_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 59 1 T6 2 T1 1 T2 2
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 19 1 T78 2 T181 1 T347 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 51 1 T1 2 T7 1 T8 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 21 1 T260 3 T261 1 T326 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 50 1 T2 1 T48 1 T7 2
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 16 1 T260 1 T261 1 T265 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 44 1 T7 1 T259 1 T253 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 23 1 T49 1 T88 1 T261 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 40 1 T6 1 T7 1 T37 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 27 1 T88 1 T265 1 T75 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 36 1 T37 1 T89 1 T267 2
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 14 1 T260 1 T261 2 T78 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 39 1 T1 2 T2 1 T48 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 16 1 T88 1 T265 1 T326 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 49 1 T6 1 T2 1 T7 2
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 23 1 T49 1 T260 1 T88 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 43 1 T6 1 T2 1 T37 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 18 1 T260 2 T88 2 T78 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 44 1 T1 1 T48 1 T46 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 21 1 T261 1 T265 2 T255 2
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 38 1 T6 1 T1 1 T2 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 22 1 T49 1 T88 1 T261 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 59 1 T6 1 T2 1 T7 5
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 23 1 T49 1 T260 1 T88 2
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 39 1 T6 2 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 26 1 T265 1 T326 1 T78 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 32 1 T48 2 T67 1 T255 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 30 1 T49 1 T88 1 T265 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 93 1 T1 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 25 1 T49 1 T260 1 T326 2
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 57 1 T6 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 66 1 T49 1 T326 2 T253 4
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 73 1 T6 2 T1 1 T7 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 18 1 T260 1 T88 1 T263 3
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 47 1 T1 1 T2 3 T48 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 23 1 T88 1 T261 1 T326 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 40 1 T1 1 T253 1 T254 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 30 1 T49 1 T265 1 T78 4
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 55 1 T6 2 T37 1 T265 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 30 1 T261 2 T265 1 T253 3
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 48 1 T6 2 T2 1 T48 2
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 16 1 T49 1 T88 1 T265 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 42 1 T1 1 T48 1 T37 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 22 1 T49 3 T260 1 T261 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 46 1 T36 1 T67 2 T91 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 33 1 T260 1 T88 1 T265 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 51 1 T89 1 T254 11 T91 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 44 1 T260 1 T88 1 T92 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 44 1 T6 1 T1 1 T2 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 22 1 T49 2 T260 2 T127 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 42 1 T6 1 T1 3 T2 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 18 1 T260 1 T88 1 T265 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 41 1 T6 1 T253 1 T258 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 14 1 T265 1 T78 1 T127 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 46 1 T6 1 T1 1 T2 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 81 1 T49 2 T260 1 T88 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 54 1 T1 1 T2 1 T7 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 18 1 T260 1 T88 1 T326 2
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 76 1 T1 1 T48 1 T49 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 53 1 T88 1 T261 2 T347 2
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 94 1 T1 1 T48 1 T37 2
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 67 1 T49 2 T261 2 T265 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 162 1 T2 1 T48 1 T8 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 88 1 T49 1 T260 8 T261 2
auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 2 1 T253 2 - - - -
auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 1 1 T219 1 - - - -
auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 1 1 T355 1 - - - -
auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 18 1 T260 1 T261 3 T265 1


User Defined Cross Bins for cross_combo1

Excluded/Illegal bins
NAMECOUNTSTATUS
invalid0 0 Excluded



Summary for Cross cross_combo2

Samples crossed: cp_combo2_h2l cp_key0_in_sel cp_key1_in_sel cp_key2_in_sel cp_pwrb_in_sel cp_ac_present_sel cp_interrupt
CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   MISSING   
TOTAL 96 30 66 68.75 30
Automatically Generated Cross Bins 96 30 66 68.75 30
User Defined Cross Bins 0 0 0


Automatically Generated Cross Bins for cross_combo2

Element holes
cp_combo2_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[0]] [auto[0]] [auto[1]] * [auto[1]] -- -- 2
[auto[1]] [auto[0]] [auto[0]] [auto[1]] * * [auto[1]] -- -- 4
[auto[1]] [auto[0]] [auto[1]] * * * [auto[1]] -- -- 8
[auto[1]] [auto[1]] [auto[0]] * * * [auto[1]] -- -- 8
[auto[1]] [auto[1]] [auto[1]] [auto[0]] * * [auto[1]] -- -- 4
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] * [auto[1]] -- -- 2


Uncovered bins
cp_combo2_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[0]] [auto[0]] [auto[0]] [auto[0]] [auto[1]] 0 1 1
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] [auto[1]] 0 1 1


Covered bins
cp_combo2_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 59 1 T6 2 T1 1 T2 2
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 19 1 T78 2 T181 1 T347 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 51 1 T1 2 T7 1 T8 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 21 1 T260 3 T261 1 T326 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 51 1 T2 1 T48 1 T7 2
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 16 1 T260 1 T261 1 T265 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 45 1 T7 1 T259 1 T253 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 23 1 T49 1 T88 1 T261 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 40 1 T6 1 T7 1 T37 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 27 1 T88 1 T265 1 T75 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 36 1 T37 1 T89 1 T267 2
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 14 1 T260 1 T261 2 T78 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 40 1 T1 2 T2 1 T48 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 16 1 T88 1 T265 1 T326 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 48 1 T6 1 T2 1 T7 2
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 23 1 T49 1 T260 1 T88 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 44 1 T6 1 T2 1 T37 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 18 1 T260 2 T88 2 T78 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 41 1 T1 1 T48 1 T46 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 21 1 T261 1 T265 2 T255 2
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 38 1 T6 1 T1 1 T2 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 22 1 T49 1 T88 1 T261 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 61 1 T6 1 T2 1 T7 6
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 23 1 T49 1 T260 1 T88 2
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 41 1 T6 2 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 26 1 T265 1 T326 1 T78 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 34 1 T48 2 T67 1 T255 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 30 1 T49 1 T88 1 T265 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 98 1 T1 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 26 1 T49 1 T260 1 T326 2
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 66 1 T6 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 66 1 T49 1 T326 2 T253 4
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 68 1 T6 2 T1 1 T7 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 18 1 T260 1 T88 1 T263 3
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 47 1 T1 1 T2 3 T48 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 23 1 T88 1 T261 1 T326 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 39 1 T1 1 T253 1 T254 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 30 1 T49 1 T265 1 T78 4
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 55 1 T6 2 T37 1 T265 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 30 1 T261 2 T265 1 T253 3
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 46 1 T6 2 T2 1 T48 2
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 16 1 T49 1 T88 1 T265 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 41 1 T1 1 T48 1 T37 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 23 1 T49 3 T260 1 T261 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 44 1 T36 1 T67 2 T91 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 33 1 T260 1 T88 1 T265 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 51 1 T89 1 T254 11 T91 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 44 1 T260 1 T88 1 T92 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 45 1 T6 1 T1 1 T2 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 22 1 T49 2 T260 2 T127 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 42 1 T6 1 T1 3 T2 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 18 1 T260 1 T88 1 T265 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 41 1 T6 1 T253 1 T258 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 14 1 T265 1 T78 1 T127 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 47 1 T6 1 T1 1 T2 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 81 1 T49 2 T260 1 T88 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 54 1 T1 1 T2 1 T7 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 18 1 T260 1 T88 1 T326 2
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 75 1 T1 1 T48 1 T49 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 53 1 T88 1 T261 2 T347 2
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 96 1 T1 1 T48 1 T37 2
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 67 1 T49 2 T261 2 T265 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 163 1 T1 13 T2 9 T48 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 96 1 T49 1 T260 7 T261 5
auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 2 1 T253 2 - - - -
auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 10 1 T260 2 T127 1 T347 2


User Defined Cross Bins for cross_combo2

Excluded/Illegal bins
NAMECOUNTSTATUS
invalid0 0 Excluded



Summary for Cross cross_combo3

Samples crossed: cp_combo3_h2l cp_key0_in_sel cp_key1_in_sel cp_key2_in_sel cp_pwrb_in_sel cp_ac_present_sel cp_interrupt
CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   MISSING   
TOTAL 96 27 69 71.88 27
Automatically Generated Cross Bins 96 27 69 71.88 27
User Defined Cross Bins 0 0 0


Automatically Generated Cross Bins for cross_combo3

Element holes
cp_combo3_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[0]] * * * [auto[1]] -- -- 8
[auto[1]] [auto[0]] [auto[1]] [auto[0]] * * [auto[1]] -- -- 4
[auto[1]] [auto[0]] [auto[1]] [auto[1]] [auto[1]] * [auto[1]] -- -- 2
[auto[1]] [auto[1]] [auto[0]] [auto[0]] * [auto[0]] [auto[1]] -- -- 2
[auto[1]] [auto[1]] [auto[0]] [auto[1]] * * [auto[1]] -- -- 4
[auto[1]] [auto[1]] [auto[1]] [auto[0]] [auto[1]] * [auto[1]] -- -- 2
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] * [auto[1]] -- -- 2


Uncovered bins
cp_combo3_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[1]] [auto[1]] [auto[0]] [auto[0]] [auto[1]] 0 1 1
[auto[1]] [auto[1]] [auto[1]] [auto[0]] [auto[0]] [auto[1]] [auto[1]] 0 1 1
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] [auto[1]] 0 1 1


Covered bins
cp_combo3_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 59 1 T6 2 T1 1 T2 2
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 19 1 T78 2 T181 1 T347 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 49 1 T1 2 T7 1 T8 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 23 1 T260 3 T261 1 T326 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 51 1 T2 1 T48 1 T7 2
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 16 1 T260 1 T261 1 T265 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 45 1 T7 1 T259 1 T253 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 23 1 T49 1 T88 1 T261 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 40 1 T6 1 T7 1 T37 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 27 1 T88 1 T265 1 T75 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 36 1 T37 1 T89 1 T267 2
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 14 1 T260 1 T261 2 T78 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 40 1 T1 2 T2 1 T48 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 16 1 T88 1 T265 1 T326 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 49 1 T6 1 T2 1 T7 2
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 23 1 T49 1 T260 1 T88 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 44 1 T6 1 T2 1 T37 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 18 1 T260 2 T88 2 T78 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 44 1 T1 1 T48 1 T46 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 21 1 T261 1 T265 2 T255 2
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 38 1 T6 1 T1 1 T2 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 22 1 T49 1 T88 1 T261 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 60 1 T6 1 T2 1 T7 5
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 23 1 T49 1 T260 1 T88 2
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 40 1 T6 2 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 26 1 T265 1 T326 1 T78 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 34 1 T48 2 T67 1 T255 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 29 1 T49 1 T88 1 T265 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 91 1 T1 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 26 1 T49 1 T260 1 T326 2
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 64 1 T6 1 T2 1 T48 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 66 1 T49 1 T326 2 T253 4
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 70 1 T6 2 T1 1 T7 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 18 1 T260 1 T88 1 T263 3
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 45 1 T1 1 T2 3 T48 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 22 1 T88 1 T261 1 T326 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 39 1 T1 1 T253 1 T254 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 30 1 T49 1 T265 1 T78 4
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 56 1 T6 2 T37 1 T265 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 29 1 T261 2 T265 1 T253 3
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 47 1 T6 2 T2 1 T48 2
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 16 1 T49 1 T88 1 T265 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 41 1 T1 1 T48 1 T37 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 23 1 T49 3 T260 1 T261 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 46 1 T36 1 T67 2 T91 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 33 1 T260 1 T88 1 T265 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 41 1 T89 1 T254 5 T91 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 44 1 T260 1 T88 1 T92 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 44 1 T6 1 T1 1 T2 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 21 1 T49 2 T260 2 T127 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 41 1 T6 1 T1 3 T2 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 18 1 T260 1 T88 1 T265 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 38 1 T6 1 T253 1 T258 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 14 1 T265 1 T78 1 T127 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 44 1 T6 1 T1 1 T2 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 81 1 T49 2 T260 1 T88 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 55 1 T1 1 T2 1 T7 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 18 1 T260 1 T88 1 T326 2
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 76 1 T1 1 T48 1 T49 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 53 1 T88 1 T261 2 T347 2
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 97 1 T1 1 T48 1 T37 2
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 67 1 T49 2 T261 2 T265 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 189 1 T1 12 T2 9 T48 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 94 1 T49 1 T260 6 T261 5
auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 1 1 T82 1 - - - -
auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 1 1 T81 1 - - - -
auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 1 1 T81 1 - - - -
auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 1 1 T357 1 - - - -
auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 12 1 T260 3 T347 2 T263 2


User Defined Cross Bins for cross_combo3

Excluded/Illegal bins
NAMECOUNTSTATUS
invalid0 0 Excluded