Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
99.35	99.62	98.35	100.00		98.80	100.00

Total modules in report: 32

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
tlul_rsp_intg_gen	91.67	83.33					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
prim_fifo_sync	96.15	100.00	84.62			100.00	100.00
uart_core	98.59	100.00	99.06			96.72
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
prim_subreg_arb	99.32	100.00	97.96			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0 + DW=2,SwAccess=0 + DW=16,SwAccess=0 + DW=8,SwAccess=2 + DW=3,SwAccess=0 + DW=24,SwAccess=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=3 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=16,SwAccess=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=2,SwAccess=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=24,SwAccess=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=3,SwAccess=0 )	85.71		85.71
prim_subreg_arb ( parameter DW=8,SwAccess=2 )	100.00		100.00
prim_fifo_sync_cnt	100.00	100.00				100.00
tlul_data_integ_dec	100.00	100.00
uart_tx	100.00	100.00	100.00			100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
uart_rx	100.00	100.00	100.00			100.00
prim_alert_sender	100.00			100.00
tlul_assert	100.00	100.00				100.00	100.00
prim_onehot_check	100.00			100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=3,RESVAL=0 + DW=1,SwAccess,RESVAL=0 )	100.00		100.00
prim_subreg ( parameter DW=16,SwAccess=0,RESVAL=0 )	100.00		100.00
prim_subreg ( parameter DW=2,SwAccess=0,RESVAL=0 )	100.00		100.00
prim_subreg ( parameter DW=24,SwAccess=0,RESVAL=0 )	100.00		100.00
prim_subreg ( parameter DW=3,SwAccess=0,RESVAL=0 )	100.00		100.00
prim_subreg ( parameter DW=8,SwAccess=2,RESVAL=0 )	100.00		100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_intr_hw	100.00	100.00	100.00			100.00	100.00
uart_reg_top	100.00	100.00	100.00			100.00	100.00
uart	100.00	100.00	100.00	100.00			100.00
prim_subreg_ext	100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
uart_csr_assert_fpv	100.00						100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_generic_flop	100.00	100.00				100.00
tlul_data_integ_enc
prim_reg_we_check
prim_buf
prim_flop
prim_flop_2sync
tb