Unified Coverage Report :: Module

Line Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )
Line Coverage for Module self-instances :

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_intr_state_pkt_received.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_intr_state_pkt_sent.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_intr_state_av_out_empty.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_intr_state_rx_full.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_intr_state_av_setup_empty.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_wake_events_module_active.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_wake_events_disconnected.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_wake_events_bus_reset.wr_en_data_arb

SCORE	LINE
50.00	50.00

tb.dut.u_reg.u_wake_events_bus_not_idle.wr_en_data_arb

	Line No.	Total	Covered	Percent
TOTAL		2	1	50.00
CONT_ASSIGN	43	1	0	0.00
CONT_ASSIGN	44	1	1	100.00
CONT_ASSIGN	51	0	0
CONT_ASSIGN	52	0	0
CONT_ASSIGN	53	0	0



42                        end else if (SwAccess == SwAccessRO) begin : gen_ro
43         0/1     ==>      assign wr_en   = de;
44         1/1              assign wr_data = d;
           Tests:       T1 T2 T3 
45                          // Unused we, wd, q - Prevent lint errors.
46                          logic          unused_we;
47                          logic [DW-1:0] unused_wd;
48                          logic [DW-1:0] unused_q;
49                          //VCS coverage off
50                          // pragma coverage off
51         unreachable      assign unused_we = we;
52         unreachable      assign unused_wd = wd;
53         unreachable      assign unused_q  = q;

Line Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )
Line Coverage for Module self-instances :

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_disconnected.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_host_lost.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_link_reset.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_link_suspend.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_link_resume.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_av_overflow.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_link_in_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_rx_crc_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_rx_pid_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_rx_bitstuff_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_frame.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_powered.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_state_link_out_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_sent_sent_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_0_sending_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_0_pend_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_1_sending_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_1_pend_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_2_sending_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_2_pend_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_3_sending_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_3_pend_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_4_sending_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_4_pend_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_5_sending_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_5_pend_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_6_sending_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_6_pend_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_7_sending_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_7_pend_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_8_sending_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_8_pend_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_9_sending_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_9_pend_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_10_sending_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_10_pend_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_11_sending_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_11_pend_11.wr_en_data_arb

	Line No.	Total	Covered	Percent
TOTAL		2	2	100.00
CONT_ASSIGN	88	1	1	100.00
CONT_ASSIGN	110	1	1	100.00



87                          // If both try to set/clr at the same bit pos, SW wins.
88         1/1              assign wr_en   = we | de;
           Tests:       T1 T2 T3 
89                          if (Mubi) begin : gen_mubi
90                            if (DW == 4) begin : gen_mubi4
91                              assign wr_data = prim_mubi_pkg::mubi4_and_hi(prim_mubi_pkg::mubi4_t'(de ? d : q),
92                                                                           (we ? prim_mubi_pkg::mubi4_t'(~wd) :
93                                                                                 prim_mubi_pkg::MuBi4True));
94                            end else if (DW == 8) begin : gen_mubi8
95                              assign wr_data = prim_mubi_pkg::mubi8_and_hi(prim_mubi_pkg::mubi8_t'(de ? d : q),
96                                                                           (we ? prim_mubi_pkg::mubi8_t'(~wd) :
97                                                                                 prim_mubi_pkg::MuBi8True));
98                            end else if (DW == 12) begin : gen_mubi12
99                              assign wr_data = prim_mubi_pkg::mubi12_and_hi(prim_mubi_pkg::mubi12_t'(de ? d : q),
100                                                                           (we ? prim_mubi_pkg::mubi12_t'(~wd) :
101                                                                                 prim_mubi_pkg::MuBi12True));
102                           end else if (DW == 16) begin : gen_mubi16
103                             assign wr_data = prim_mubi_pkg::mubi16_and_hi(prim_mubi_pkg::mubi16_t'(de ? d : q),
104                                                                           (we ? prim_mubi_pkg::mubi16_t'(~wd) :
105                                                                                 prim_mubi_pkg::MuBi16True));
106                           end else begin : gen_invalid_mubi
107                             $error("%m: Invalid width for MuBi");
108                           end
109                         end else begin : gen_non_mubi
110        1/1                assign wr_data = (de ? d : q) & (we ? ~wd : '1);
           Tests:       T1 T2 T3

Line Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=7,SwAccess=0,Mubi=0 + DW=5,SwAccess=0,Mubi=0 )
Line Coverage for Module self-instances :

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_pkt_received.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_pkt_sent.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_disconnected.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_host_lost.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_link_reset.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_link_suspend.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_link_resume.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_av_out_empty.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_rx_full.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_av_overflow.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_link_in_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_rx_crc_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_rx_pid_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_rx_bitstuff_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_frame.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_powered.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_link_out_err.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_intr_enable_av_setup_empty.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_usbctrl_enable.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_usbctrl_resume_link_active.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_usbctrl_device_address.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_out_enable_enable_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_ep_in_enable_enable_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_setup_setup_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_rxenable_out_out_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_set_nak_out_enable_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_stall_endpoint_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_stall_endpoint_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_0_buffer_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_0_size_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_0_rdy_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_1_buffer_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_1_size_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_1_rdy_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_2_buffer_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_2_size_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_2_rdy_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_3_buffer_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_3_size_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_3_rdy_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_4_buffer_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_4_size_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_4_rdy_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_5_buffer_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_5_size_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_5_rdy_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_6_buffer_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_6_size_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_6_rdy_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_7_buffer_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_7_size_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_7_rdy_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_8_buffer_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_8_size_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_8_rdy_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_9_buffer_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_9_size_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_9_rdy_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_10_buffer_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_10_size_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_10_rdy_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_11_buffer_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_11_size_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_configin_11_rdy_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_out_iso_iso_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_1.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_2.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_3.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_4.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_5.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_6.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_7.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_8.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_9.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_10.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_in_iso_iso_11.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_dp_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_dn_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_d_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_se0_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_oe_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_rx_enable_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_dp_pullup_en_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_dn_pullup_en_o.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_pins_drive_en.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_config_use_diff_rcvr.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_config_tx_use_d_se0.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_config_eop_single_bit.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_config_pinflip.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_config_usb_ref_disable.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_phy_config_tx_osc_test_mode.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_fifo_ctrl_avout_rst.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_fifo_ctrl_avsetup_rst.wr_en_data_arb

SCORE	LINE
100.00	100.00

tb.dut.u_reg.u_fifo_ctrl_rx_rst.wr_en_data_arb

	Line No.	Total	Covered	Percent
TOTAL		2	2	100.00
CONT_ASSIGN	33	1	1	100.00
CONT_ASSIGN	34	1	1	100.00
CONT_ASSIGN	39	0	0



32                        if (SwAccess inside {SwAccessRW, SwAccessWO}) begin : gen_w
33         1/1              assign wr_en   = we | de;
           Tests:       T1 T2 T3 
34         1/1              assign wr_data = (we == 1'b1) ? wd : d; // SW higher priority
           Tests:       T1 T2 T3 
35                          // Unused q - Prevent lint errors.
36                          logic [DW-1:0] unused_q;
37                          //VCS coverage off
38                          // pragma coverage off
39         unreachable      assign unused_q = q;

Cond Coverage for Module : prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )
Cond Coverage for Module self-instances :

SCORE	COND
100.00	100.00