Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_ret_aon__ram_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	139858	1			T15	167		T16	20		T17	4
values[2]	11494	1			T15	2		T16	1		T38	6
values[3]	4508	1			T98	58		T99	4		T206	113
values[4]	2588	1			T98	49		T99	8		T206	74
values[5]	1533	1			T98	33		T99	2		T206	39
values[6]	1096	1			T98	35		T99	2		T206	21
values[7]	824	1			T98	54		T99	1		T206	16
values[8]	597	1			T98	30		T99	1		T206	4
values[9]	505	1			T98	42		T99	6		T206	4
values[10]	396	1			T98	19		T99	1		T274	13
values[11]	398	1			T98	22		T99	1		T274	11
values[12]	347	1			T98	13		T99	8		T274	2
values[13]	288	1			T98	12		T99	2		T274	4
values[14]	297	1			T98	12		T99	4		T274	4
values[15]	280	1			T98	11		T99	3		T274	10
values[16]	311	1			T98	12		T99	3		T274	3
values[17]	331	1			T98	20		T99	4		T274	3
values[18]	288	1			T98	18		T99	4		T274	4
values[19]	282	1			T98	17		T99	5		T274	8
values[20]	270	1			T98	22		T99	1		T274	3
values[21]	277	1			T98	15		T99	3		T274	3
values[22]	258	1			T98	17		T99	2		T274	11
values[23]	304	1			T98	17		T99	2		T274	17
values[24]	336	1			T98	11		T99	1		T274	6
values[25]	299	1			T98	10		T99	4		T274	6
values[26]	295	1			T98	15		T99	4		T274	5
values[27]	310	1			T98	7		T99	7		T274	6
values[28]	297	1			T98	13		T99	1		T274	8
values[29]	307	1			T98	7		T274	8		T309	5
values[30]	312	1			T98	38		T274	12		T309	12
values[31]	323	1			T98	24		T274	17		T309	2
values[32]	275	1			T98	14		T274	7		T309	5
values[33]	245	1			T98	10		T274	2		T309	12
values[34]	254	1			T98	19		T274	6		T309	9
values[35]	262	1			T98	10		T274	6		T309	8
values[36]	328	1			T98	21		T274	3		T309	9
values[37]	248	1			T98	12		T274	5		T309	6
values[38]	289	1			T98	19		T274	3		T309	6
values[39]	284	1			T98	20		T274	4		T88	19
values[40]	255	1			T98	13		T274	4		T88	16
values[41]	253	1			T98	23		T274	6		T88	6
values[42]	294	1			T98	23		T274	8		T88	9
values[43]	314	1			T98	11		T274	8		T88	5
values[44]	319	1			T98	10		T274	7		T88	9
values[45]	302	1			T98	13		T274	3		T88	6
values[46]	289	1			T98	12		T274	7		T88	5
values[47]	275	1			T98	10		T274	7		T88	7
values[48]	283	1			T98	11		T274	10		T88	10
values[49]	252	1			T98	10		T274	3		T88	9
values[50]	255	1			T98	17		T274	4		T88	10
values[51]	258	1			T98	11		T274	3		T88	13
values[52]	247	1			T98	20		T274	3		T88	12
values[53]	235	1			T98	7		T274	3		T88	5
values[54]	225	1			T98	12		T274	8		T88	4
values[55]	287	1			T98	9		T274	9		T88	2
values[56]	264	1			T98	9		T274	2		T88	4
values[57]	224	1			T98	8		T274	8		T88	5
values[58]	208	1			T98	14		T274	3		T88	7
values[59]	167	1			T98	7		T274	3		T80	1
values[60]	182	1			T98	13		T274	7		T80	1
values[61]	169	1			T98	18		T274	8		T80	1
values[62]	160	1			T98	7		T274	7		T80	1
values[63]	168	1			T98	9		T274	5		T80	1
values[64]	152	1			T98	8		T274	7		T80	1
values[65]	140	1			T98	20		T274	2		T80	1
values[66]	155	1			T98	25		T274	9		T80	1
values[67]	119	1			T98	4		T274	8		T80	1
values[68]	116	1			T274	4		T80	1		T310	1
values[69]	99	1			T274	3		T80	1		T310	1
values[70]	110	1			T274	6		T80	1		T310	1
values[71]	130	1			T274	7		T80	1		T310	1
values[72]	107	1			T274	7		T80	1		T310	1
values[73]	118	1			T274	9		T80	1		T310	1
values[74]	99	1			T274	11		T80	1		T310	1
values[75]	127	1			T274	21		T80	1		T310	1
values[76]	107	1			T274	18		T80	1		T310	1
values[77]	83	1			T274	5		T80	1		T310	1
values[78]	85	1			T274	9		T80	1		T310	1
values[79]	102	1			T274	6		T80	1		T310	1
values[80]	86	1			T274	3		T80	1		T310	1
values[81]	75	1			T274	7		T80	1		T310	1
values[82]	104	1			T274	6		T80	1		T310	1
values[83]	112	1			T274	2		T80	1		T310	1
values[84]	102	1			T274	3		T80	1		T310	1
values[85]	103	1			T274	5		T80	1		T310	1
values[86]	85	1			T274	6		T80	1		T310	1
values[87]	104	1			T274	6		T80	1		T310	1
values[88]	105	1			T274	2		T80	1		T310	1
values[89]	100	1			T274	11		T80	1		T310	1
values[90]	97	1			T274	14		T80	1		T310	1
values[91]	89	1			T274	5		T80	1		T310	1
values[92]	115	1			T274	4		T80	1		T310	1
values[93]	84	1			T274	5		T80	1		T310	1
values[94]	82	1			T274	8		T80	2		T310	1
values[95]	78	1			T274	13		T80	1		T310	1
values[96]	100	1			T274	11		T80	1		T310	1
values[97]	98	1			T274	7		T80	3		T310	1
values[98]	107	1			T274	9		T80	6		T310	1
values[99]	78	1			T274	5		T80	7		T310	2
values[100]	80	1			T274	5		T80	1		T310	1
values[101]	89	1			T274	9		T80	5		T310	1
values[102]	79	1			T274	3		T80	1		T310	1
values[103]	100	1			T274	2		T80	1		T310	1
values[104]	88	1			T274	6		T80	1		T310	1
values[105]	81	1			T274	6		T80	1		T310	10
values[106]	82	1			T274	5		T80	4		T310	6
values[107]	73	1			T274	6		T80	1		T310	2
values[108]	82	1			T274	5		T80	2		T310	5
values[109]	97	1			T274	6		T80	3		T310	3
values[110]	98	1			T274	8		T80	1		T310	2
values[111]	94	1			T274	17		T80	2		T310	4
values[112]	79	1			T274	8		T80	1		T310	1
values[113]	80	1			T274	5		T80	1		T310	3
values[114]	82	1			T274	5		T80	1		T310	2
values[115]	87	1			T274	8		T80	2		T310	4
values[116]	67	1			T274	3		T80	1		T310	2
values[117]	84	1			T274	8		T80	2		T310	5
values[118]	82	1			T274	5		T80	3		T310	1
values[119]	56	1			T274	8		T80	1		T310	4
values[120]	56	1			T274	8		T80	2		T310	1
values[121]	59	1			T274	4		T80	2		T310	1
values[122]	47	1			T274	4		T80	4		T310	1
values[123]	75	1			T274	8		T80	2		T310	6
values[124]	72	1			T274	9		T80	1		T310	3
values[125]	85	1			T274	8		T80	1		T310	3
values[126]	98	1			T274	34		T80	2		T310	1
values[127]	780	1			T274	72		T80	26		T310	15
values[128]	7298	1			T274	41		T80	321		T310	308