Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.flash_ctrl__core_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	164727	1			T14	417		T15	621		T16	21
values[2]	4866	1			T15	74		T38	103		T61	1
values[3]	2094	1			T15	27		T38	67		T79	1
values[4]	1526	1			T15	2		T38	42		T96	45
values[5]	1172	1			T38	22		T96	27		T70	34
values[6]	845	1			T38	4		T96	25		T70	12
values[7]	703	1			T38	13		T96	37		T70	5
values[8]	789	1			T38	20		T96	38		T70	2
values[9]	676	1			T38	24		T96	33		T81	3
values[10]	615	1			T38	18		T96	15		T81	1
values[11]	622	1			T38	28		T96	31		T81	1
values[12]	537	1			T38	25		T96	26		T81	2
values[13]	475	1			T38	18		T96	18		T81	1
values[14]	433	1			T38	24		T96	18		T81	4
values[15]	427	1			T38	15		T96	10		T81	2
values[16]	351	1			T38	22		T96	22		T81	1
values[17]	330	1			T38	17		T96	20		T81	3
values[18]	324	1			T38	19		T96	19		T81	2
values[19]	402	1			T38	27		T96	11		T81	1
values[20]	390	1			T38	32		T96	6		T81	1
values[21]	441	1			T38	32		T96	4		T81	3
values[22]	485	1			T38	23		T96	5		T81	2
values[23]	461	1			T38	13		T96	9		T81	3
values[24]	435	1			T38	7		T96	4		T81	4
values[25]	438	1			T38	11		T96	4		T81	4
values[26]	427	1			T38	6		T96	14		T81	2
values[27]	427	1			T38	2		T96	31		T81	2
values[28]	309	1			T96	27		T81	1		T80	1
values[29]	262	1			T96	31		T81	2		T80	1
values[30]	274	1			T96	33		T81	11		T80	1
values[31]	210	1			T96	14		T81	13		T80	1
values[32]	182	1			T96	1		T81	5		T80	1
values[33]	193	1			T81	3		T80	1		T271	1
values[34]	196	1			T81	5		T80	1		T271	1
values[35]	155	1			T81	3		T80	1		T271	1
values[36]	157	1			T81	5		T80	1		T271	1
values[37]	161	1			T81	4		T80	1		T271	1
values[38]	139	1			T81	2		T80	1		T271	1
values[39]	114	1			T81	1		T80	1		T271	1
values[40]	130	1			T81	1		T80	1		T271	1
values[41]	101	1			T81	1		T80	1		T271	1
values[42]	109	1			T81	3		T80	1		T271	1
values[43]	113	1			T81	5		T80	1		T271	1
values[44]	87	1			T81	8		T80	1		T271	1
values[45]	70	1			T81	2		T80	1		T271	1
values[46]	71	1			T81	1		T80	1		T271	1
values[47]	58	1			T81	1		T80	1		T271	1
values[48]	71	1			T81	3		T80	1		T271	2
values[49]	73	1			T81	6		T80	1		T271	1
values[50]	86	1			T81	5		T80	1		T271	1
values[51]	85	1			T81	2		T80	1		T271	1
values[52]	76	1			T81	3		T80	1		T271	1
values[53]	80	1			T81	3		T80	1		T271	1
values[54]	71	1			T81	3		T80	1		T271	1
values[55]	62	1			T81	1		T80	1		T271	1
values[56]	67	1			T81	3		T80	1		T271	1
values[57]	71	1			T81	1		T80	1		T271	1
values[58]	80	1			T81	1		T80	1		T271	1
values[59]	78	1			T81	5		T80	1		T271	1
values[60]	60	1			T81	3		T80	1		T271	1
values[61]	59	1			T81	7		T80	1		T271	1
values[62]	62	1			T81	7		T80	1		T271	1
values[63]	51	1			T81	2		T80	1		T271	1
values[64]	49	1			T81	1		T80	1		T271	1
values[65]	49	1			T81	2		T80	1		T271	1
values[66]	56	1			T81	1		T80	1		T271	1
values[67]	54	1			T81	1		T80	1		T271	1
values[68]	51	1			T81	3		T80	1		T271	1
values[69]	56	1			T81	3		T80	1		T271	1
values[70]	55	1			T81	2		T80	1		T271	1
values[71]	58	1			T81	4		T80	1		T271	1
values[72]	53	1			T81	2		T80	1		T271	1
values[73]	53	1			T81	4		T80	1		T271	1
values[74]	61	1			T81	5		T80	1		T271	1
values[75]	65	1			T81	3		T80	1		T271	1
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values[78]	58	1			T81	3		T80	1		T271	1
values[79]	66	1			T81	4		T80	1		T271	1
values[80]	70	1			T81	2		T80	1		T271	1
values[81]	57	1			T81	3		T80	1		T271	1
values[82]	67	1			T81	1		T80	1		T271	1
values[83]	68	1			T81	3		T80	1		T271	1
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values[85]	75	1			T81	4		T80	1		T271	1
values[86]	85	1			T81	3		T80	1		T271	1
values[87]	81	1			T81	8		T80	1		T271	1
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values[98]	81	1			T81	2		T80	1		T271	4
values[99]	85	1			T81	2		T80	4		T271	5
values[100]	105	1			T81	5		T80	2		T271	8
values[101]	122	1			T81	1		T80	8		T271	8
values[102]	113	1			T81	2		T80	7		T271	3
values[103]	107	1			T81	5		T80	6		T271	1
values[104]	85	1			T81	5		T80	1		T271	1
values[105]	90	1			T81	2		T80	2		T271	4
values[106]	92	1			T81	5		T80	1		T271	1
values[107]	103	1			T81	5		T80	2		T271	7
values[108]	95	1			T81	6		T80	1		T271	5
values[109]	93	1			T81	2		T80	2		T271	2
values[110]	91	1			T81	6		T80	1		T271	2
values[111]	124	1			T81	13		T80	5		T271	3
values[112]	100	1			T81	7		T80	2		T271	3
values[113]	102	1			T81	3		T80	5		T271	3
values[114]	107	1			T81	3		T80	4		T271	2
values[115]	92	1			T81	2		T80	2		T271	1
values[116]	110	1			T81	9		T80	2		T271	1
values[117]	101	1			T81	12		T80	1		T271	1
values[118]	113	1			T81	8		T80	1		T271	2
values[119]	124	1			T81	7		T80	1		T271	5
values[120]	109	1			T81	12		T80	1		T271	1
values[121]	99	1			T81	6		T80	4		T271	2
values[122]	113	1			T81	3		T80	1		T271	2
values[123]	130	1			T81	16		T80	2		T271	1
values[124]	149	1			T81	12		T80	4		T271	1
values[125]	323	1			T81	35		T80	4		T271	2
values[126]	810	1			T81	62		T80	8		T271	7
values[127]	3582	1			T81	27		T80	89		T271	73
values[128]	6421	1			T81	3		T80	178		T271	219