Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_main__ram_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	192	0	192	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	1296507	1			T32	30		T33	363		T34	47
values[2]	72746	1			T32	5		T33	62		T55	85
values[3]	9663	1			T32	3		T33	9		T55	2
values[4]	2768	1			T32	1		T33	4		T104	5
values[5]	1179	1			T104	2		T360	5		T371	2
values[6]	768	1			T104	2		T360	3		T371	2
values[7]	664	1			T104	3		T360	4		T371	2
values[8]	545	1			T104	6		T360	5		T371	1
values[9]	411	1			T104	1		T360	4		T348	19
values[10]	431	1			T104	4		T360	4		T348	19
values[11]	392	1			T104	14		T360	2		T348	25
values[12]	423	1			T104	26		T360	2		T348	15
values[13]	386	1			T104	9		T360	1		T348	11
values[14]	408	1			T104	14		T360	2		T348	10
values[15]	361	1			T104	2		T360	5		T348	7
values[16]	325	1			T104	3		T360	3		T348	3
values[17]	318	1			T104	7		T360	1		T348	4
values[18]	318	1			T104	10		T360	2		T348	5
values[19]	333	1			T104	16		T360	4		T348	9
values[20]	295	1			T104	21		T360	1		T348	16
values[21]	315	1			T104	31		T360	2		T348	16
values[22]	317	1			T104	28		T360	3		T348	21
values[23]	354	1			T104	18		T360	5		T348	7
values[24]	295	1			T104	6		T360	7		T348	1
values[25]	354	1			T104	6		T360	3		T730	1
values[26]	349	1			T104	5		T360	6		T730	2
values[27]	332	1			T104	17		T360	13		T730	2
values[28]	322	1			T104	17		T360	5		T730	1
values[29]	303	1			T104	21		T360	5		T730	1
values[30]	304	1			T104	39		T360	3		T730	1
values[31]	296	1			T104	43		T360	3		T730	2
values[32]	319	1			T104	37		T360	1		T730	3
values[33]	299	1			T104	30		T360	2		T730	1
values[34]	244	1			T104	23		T360	5		T730	1
values[35]	275	1			T104	22		T360	6		T730	1
values[36]	226	1			T104	17		T360	6		T730	1
values[37]	246	1			T104	10		T360	8		T730	1
values[38]	239	1			T104	14		T360	7		T730	2
values[39]	243	1			T104	28		T360	5		T730	2
values[40]	254	1			T104	27		T360	7		T730	1
values[41]	265	1			T104	23		T360	7		T730	2
values[42]	266	1			T104	16		T360	5		T730	1
values[43]	241	1			T104	10		T360	1		T730	2
values[44]	218	1			T104	4		T360	1		T730	2
values[45]	227	1			T360	7		T730	2		T432	3
values[46]	220	1			T360	12		T730	1		T432	9
values[47]	211	1			T360	15		T730	2		T432	7
values[48]	210	1			T360	16		T730	1		T432	5
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values[50]	230	1			T360	8		T730	1		T432	4
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values[56]	259	1			T360	9		T730	5		T432	11
values[57]	291	1			T360	15		T730	4		T432	21
values[58]	294	1			T360	25		T730	1		T432	13
values[59]	275	1			T360	14		T730	1		T432	8
values[60]	258	1			T360	24		T730	2		T432	3
values[61]	215	1			T360	9		T730	2		T432	3
values[62]	200	1			T360	5		T730	1		T432	2
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values[66]	189	1			T360	6		T730	1		T573	2
values[67]	189	1			T360	4		T730	1		T573	7
values[68]	182	1			T360	5		T730	1		T573	8
values[69]	178	1			T360	6		T730	1		T573	1
values[70]	210	1			T360	14		T730	1		T573	6
values[71]	209	1			T360	21		T730	1		T573	7
values[72]	206	1			T360	13		T730	2		T573	2
values[73]	182	1			T360	7		T730	2		T573	2
values[74]	182	1			T360	2		T730	1		T573	5
values[75]	209	1			T730	1		T573	4		T735	1
values[76]	173	1			T730	1		T573	7		T735	1
values[77]	162	1			T730	3		T573	1		T735	1
values[78]	175	1			T730	2		T573	4		T735	1
values[79]	150	1			T730	4		T573	6		T735	1
values[80]	165	1			T730	2		T573	2		T735	1
values[81]	176	1			T730	1		T573	3		T735	1
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values[83]	197	1			T730	1		T573	11		T735	1
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values[89]	135	1			T730	2		T573	5		T735	1
values[90]	164	1			T730	8		T573	7		T735	1
values[91]	136	1			T730	3		T573	1		T735	1
values[92]	169	1			T730	3		T573	6		T735	1
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values[116]	170	1			T730	3		T735	1		T406	1
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values[120]	118	1			T730	4		T735	2		T406	1
values[121]	143	1			T730	3		T735	1		T406	1
values[122]	126	1			T730	2		T735	1		T406	1
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values[126]	178	1			T730	3		T735	1		T406	1
values[127]	251	1			T730	2		T735	1		T406	1
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values[190]	1018	1			T730	63		T735	1		T406	6
values[191]	2288	1			T730	101		T735	37		T406	33
values[192]	8530	1			T730	50		T735	436		T406	417