Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_main__ram_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	192	0	192	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	1359547	1			T77	3401		T81	210		T82	2417
values[2]	80149	1			T82	286		T230	16		T231	6
values[3]	11125	1			T82	62		T230	1		T231	3
values[4]	3189	1			T82	21		T551	1		T512	5
values[5]	1485	1			T82	9		T490	1		T399	1
values[6]	1018	1			T82	9		T490	2		T604	1
values[7]	814	1			T82	12		T490	2		T401	11
values[8]	772	1			T82	15		T490	1		T401	18
values[9]	709	1			T82	14		T401	25		T405	1
values[10]	642	1			T82	6		T401	29		T405	1
values[11]	611	1			T82	2		T401	18		T405	1
values[12]	564	1			T82	3		T401	14		T405	1
values[13]	530	1			T82	4		T401	11		T405	1
values[14]	487	1			T82	3		T401	12		T405	1
values[15]	459	1			T82	1		T401	4		T405	1
values[16]	468	1			T82	8		T401	8		T405	1
values[17]	432	1			T401	7		T405	1		T755	1
values[18]	407	1			T401	3		T405	1		T755	3
values[19]	389	1			T401	7		T405	1		T755	3
values[20]	327	1			T401	8		T405	1		T755	1
values[21]	312	1			T401	10		T405	1		T755	3
values[22]	355	1			T401	7		T405	1		T755	3
values[23]	368	1			T401	12		T405	1		T755	1
values[24]	359	1			T401	7		T405	1		T755	1
values[25]	344	1			T401	4		T405	1		T755	1
values[26]	312	1			T401	8		T405	1		T755	1
values[27]	275	1			T401	9		T405	1		T755	1
values[28]	278	1			T401	6		T405	1		T755	1
values[29]	287	1			T401	7		T405	1		T755	2
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values[35]	407	1			T401	3		T405	1		T755	4
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values[72]	213	1			T405	1		T755	1		T746	4
values[73]	183	1			T405	1		T755	2		T746	2
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values[192]	9044	1			T405	385		T755	88		T751	511