Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_main__ram_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	192	0	192	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	1196651	1			T75	150		T76	312		T77	782
values[2]	70313	1			T75	14		T77	82		T210	3
values[3]	10007	1			T75	1		T77	10		T210	3
values[4]	2996	1			T210	2		T395	2		T506	1
values[5]	1403	1			T210	1		T395	7		T503	10
values[6]	969	1			T395	18		T503	3		T422	2
values[7]	732	1			T395	18		T503	2		T422	1
values[8]	652	1			T395	23		T422	1		T394	14
values[9]	612	1			T395	19		T422	1		T394	15
values[10]	537	1			T395	33		T422	1		T394	12
values[11]	442	1			T395	55		T422	1		T394	12
values[12]	419	1			T395	40		T422	1		T394	4
values[13]	377	1			T395	36		T422	1		T394	11
values[14]	401	1			T395	54		T422	1		T394	8
values[15]	357	1			T395	46		T422	1		T394	11
values[16]	415	1			T395	66		T422	1		T394	17
values[17]	394	1			T395	51		T422	1		T394	18
values[18]	435	1			T395	45		T422	1		T394	18
values[19]	412	1			T395	28		T422	1		T394	5
values[20]	338	1			T395	9		T422	1		T394	6
values[21]	337	1			T395	10		T422	1		T394	4
values[22]	354	1			T395	17		T422	1		T394	2
values[23]	350	1			T395	26		T422	1		T394	3
values[24]	378	1			T395	17		T422	1		T394	8
values[25]	314	1			T422	1		T394	4		T480	2
values[26]	347	1			T422	1		T394	3		T480	7
values[27]	377	1			T422	1		T394	12		T480	10
values[28]	320	1			T422	1		T394	12		T480	10
values[29]	347	1			T422	1		T394	10		T480	11
values[30]	328	1			T422	1		T394	10		T480	7
values[31]	294	1			T422	1		T394	3		T480	4
values[32]	267	1			T422	1		T394	8		T480	2
values[33]	292	1			T422	1		T394	8		T480	4
values[34]	260	1			T422	1		T394	4		T480	1
values[35]	269	1			T422	1		T394	4		T480	2
values[36]	321	1			T422	1		T394	5		T480	1
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values[192]	11134	1			T422	470		T814	1030		T815	420