Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.alert_handler_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

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Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

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values[110]	69	1			T831	1		T834	2		T414	3
values[111]	73	1			T831	1		T834	1		T414	5
values[112]	72	1			T831	1		T834	1		T414	3
values[113]	65	1			T831	1		T834	1		T414	5
values[114]	75	1			T831	1		T834	1		T414	4
values[115]	86	1			T831	1		T834	1		T414	3
values[116]	86	1			T831	1		T834	6		T414	3
values[117]	80	1			T831	1		T834	6		T414	5
values[118]	70	1			T831	1		T834	3		T414	5
values[119]	62	1			T831	1		T834	1		T414	2
values[120]	78	1			T831	2		T834	2		T414	3
values[121]	83	1			T831	2		T834	2		T414	4
values[122]	72	1			T831	1		T834	2		T414	3
values[123]	83	1			T831	3		T834	3		T414	2
values[124]	94	1			T831	1		T834	1		T414	4
values[125]	160	1			T831	2		T834	2		T414	2
values[126]	477	1			T831	12		T834	10		T414	29
values[127]	2825	1			T831	123		T834	106		T414	223
values[128]	5544	1			T831	314		T834	186		T414	352

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	137666	1			T63	2		T64	88		T65	99
values[2]	9128	1			T65	185		T399	5		T479	3
values[3]	3052	1			T65	122		T400	31		T403	3
values[4]	1749	1			T65	79		T400	8		T403	5
values[5]	1052	1			T65	14		T400	8		T403	4
values[6]	753	1			T65	9		T403	4		T730	12
values[7]	577	1			T65	2		T403	2		T730	4
values[8]	504	1			T403	1		T730	8		T688	3
values[9]	394	1			T403	1		T730	10		T688	1
values[10]	335	1			T403	3		T730	6		T835	4
values[11]	322	1			T403	3		T730	3		T835	4
values[12]	301	1			T403	8		T730	4		T835	3
values[13]	327	1			T403	3		T730	3		T835	14
values[14]	275	1			T403	2		T730	5		T835	4
values[15]	290	1			T403	4		T730	17		T835	8
values[16]	258	1			T403	3		T730	13		T835	15
values[17]	275	1			T403	2		T730	5		T835	5
values[18]	289	1			T403	5		T730	10		T835	8
values[19]	241	1			T403	3		T730	7		T835	1
values[20]	281	1			T403	2		T730	6		T431	2
values[21]	260	1			T403	2		T730	8		T431	4
values[22]	249	1			T403	1		T730	11		T431	16
values[23]	250	1			T403	2		T730	9		T431	7
values[24]	254	1			T403	3		T730	10		T431	6
values[25]	232	1			T403	5		T730	4		T431	3
values[26]	265	1			T403	6		T730	3		T431	5
values[27]	237	1			T403	4		T730	5		T431	4
values[28]	191	1			T403	4		T730	5		T431	4
values[29]	254	1			T403	2		T730	11		T431	7
values[30]	238	1			T403	1		T730	3		T431	17
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values[34]	270	1			T403	7		T730	10		T431	4
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values[51]	201	1			T403	1		T730	3		T431	11
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values[56]	248	1			T403	3		T730	23		T431	10
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