Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.spi_host0_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	149463	1			T61	106		T62	1		T63	267
values[2]	12630	1			T61	5		T62	1		T63	2
values[3]	5908	1			T62	1		T489	2		T403	54
values[4]	2002	1			T62	2		T489	2		T403	11
values[5]	731	1			T62	1		T489	15		T800	4
values[6]	301	1			T62	1		T489	14		T800	6
values[7]	195	1			T62	1		T489	8		T800	13
values[8]	98	1			T62	1		T489	5		T800	2
values[9]	108	1			T62	1		T489	3		T800	6
values[10]	93	1			T62	1		T489	6		T800	5
values[11]	133	1			T62	1		T489	4		T800	2
values[12]	122	1			T62	1		T489	4		T800	2
values[13]	97	1			T62	1		T489	2		T800	2
values[14]	70	1			T62	1		T489	6		T800	4
values[15]	98	1			T62	1		T489	12		T800	5
values[16]	108	1			T62	1		T489	11		T800	10
values[17]	94	1			T62	1		T489	9		T800	7
values[18]	85	1			T62	1		T489	5		T800	7
values[19]	70	1			T62	1		T489	2		T800	7
values[20]	76	1			T62	1		T489	1		T800	5
values[21]	106	1			T62	1		T489	3		T800	6
values[22]	110	1			T62	1		T489	10		T800	17
values[23]	111	1			T62	1		T489	12		T800	6
values[24]	133	1			T62	1		T489	23		T800	18
values[25]	100	1			T62	1		T489	10		T800	16
values[26]	58	1			T62	1		T489	6		T800	6
values[27]	63	1			T62	1		T489	13		T800	4
values[28]	57	1			T62	1		T489	11		T800	3
values[29]	52	1			T62	1		T489	8		T800	4
values[30]	65	1			T62	1		T489	7		T800	8
values[31]	96	1			T62	1		T489	7		T800	9
values[32]	74	1			T62	1		T489	10		T800	4
values[33]	79	1			T62	1		T489	20		T800	5
values[34]	75	1			T62	1		T489	14		T800	7
values[35]	74	1			T62	1		T489	9		T800	5
values[36]	60	1			T62	1		T489	11		T800	11
values[37]	78	1			T62	1		T489	6		T800	13
values[38]	76	1			T62	1		T489	4		T800	6
values[39]	57	1			T62	1		T489	3		T800	1
values[40]	50	1			T62	1		T489	6		T800	5
values[41]	75	1			T62	1		T489	2		T800	28
values[42]	73	1			T62	1		T489	2		T800	14
values[43]	68	1			T62	1		T489	1		T800	9
values[44]	73	1			T62	1		T489	7		T800	9
values[45]	59	1			T62	1		T489	4		T800	10
values[46]	54	1			T62	1		T489	4		T800	8
values[47]	81	1			T62	1		T489	30		T800	12
values[48]	65	1			T62	1		T489	22		T800	4
values[49]	80	1			T62	1		T489	19		T800	6
values[50]	75	1			T62	1		T489	11		T800	9
values[51]	69	1			T62	1		T489	3		T800	13
values[52]	66	1			T62	1		T489	3		T800	6
values[53]	95	1			T62	1		T489	14		T800	10
values[54]	90	1			T62	1		T489	9		T800	6
values[55]	75	1			T62	1		T489	12		T800	8
values[56]	76	1			T62	1		T489	9		T800	11
values[57]	85	1			T62	1		T489	1		T800	15
values[58]	63	1			T62	1		T800	10		T430	3
values[59]	52	1			T62	1		T800	4		T430	3
values[60]	56	1			T62	1		T800	2		T430	3
values[61]	53	1			T62	1		T430	3		T801	1
values[62]	58	1			T62	1		T430	3		T801	1
values[63]	47	1			T62	1		T430	4		T801	1
values[64]	42	1			T62	1		T430	3		T801	1
values[65]	31	1			T62	1		T430	3		T801	1
values[66]	32	1			T62	1		T430	3		T801	1
values[67]	47	1			T62	1		T430	3		T801	1
values[68]	46	1			T62	1		T430	3		T801	1
values[69]	38	1			T62	1		T430	3		T801	1
values[70]	48	1			T62	1		T430	3		T801	1
values[71]	55	1			T62	1		T430	3		T801	1
values[72]	71	1			T62	1		T430	3		T801	1
values[73]	69	1			T62	1		T430	3		T801	1
values[74]	41	1			T62	1		T430	3		T801	1
values[75]	50	1			T62	1		T430	3		T801	1
values[76]	47	1			T62	2		T430	3		T801	1
values[77]	26	1			T62	1		T430	3		T801	1
values[78]	31	1			T62	1		T430	3		T801	1
values[79]	38	1			T62	1		T430	3		T801	1
values[80]	33	1			T62	1		T430	3		T801	1
values[81]	45	1			T62	2		T430	3		T801	1
values[82]	60	1			T62	6		T430	4		T801	1
values[83]	51	1			T62	4		T430	3		T801	1
values[84]	63	1			T62	2		T430	3		T801	1
values[85]	70	1			T62	2		T430	3		T801	3
values[86]	51	1			T62	4		T430	3		T801	4
values[87]	43	1			T62	2		T430	3		T801	7
values[88]	41	1			T62	2		T430	3		T801	3
values[89]	41	1			T62	4		T430	3		T801	1
values[90]	42	1			T62	5		T430	3		T801	2
values[91]	39	1			T62	2		T430	3		T801	2
values[92]	44	1			T62	2		T430	3		T801	2
values[93]	32	1			T62	1		T430	3		T801	1
values[94]	39	1			T62	1		T430	3		T801	2
values[95]	40	1			T62	5		T430	3		T801	2
values[96]	44	1			T62	1		T430	6		T801	8
values[97]	49	1			T62	1		T430	7		T801	1
values[98]	37	1			T62	1		T430	6		T801	2
values[99]	46	1			T62	1		T430	4		T801	3
values[100]	45	1			T62	4		T430	6		T801	5
values[101]	53	1			T62	3		T430	4		T801	4
values[102]	66	1			T62	1		T430	4		T801	7
values[103]	41	1			T62	1		T430	3		T801	4
values[104]	38	1			T62	1		T430	4		T801	2
values[105]	40	1			T62	1		T430	4		T801	2
values[106]	63	1			T62	6		T430	9		T801	5
values[107]	43	1			T62	2		T430	4		T801	1
values[108]	40	1			T62	2		T430	3		T801	1
values[109]	38	1			T62	1		T430	4		T801	1
values[110]	42	1			T62	2		T430	3		T801	3
values[111]	33	1			T62	1		T430	3		T801	1
values[112]	32	1			T62	1		T430	6		T801	1
values[113]	33	1			T62	1		T430	4		T801	1
values[114]	34	1			T62	1		T430	7		T801	2
values[115]	33	1			T62	2		T430	5		T801	5
values[116]	33	1			T62	3		T430	5		T801	2
values[117]	39	1			T62	3		T430	4		T801	1
values[118]	38	1			T62	1		T430	5		T801	1
values[119]	33	1			T62	1		T430	5		T801	2
values[120]	41	1			T62	3		T430	8		T801	1
values[121]	48	1			T62	2		T430	9		T801	3
values[122]	41	1			T62	2		T430	5		T801	2
values[123]	40	1			T62	2		T430	6		T801	1
values[124]	35	1			T62	1		T430	9		T801	1
values[125]	42	1			T62	3		T430	17		T801	1
values[126]	216	1			T62	19		T430	37		T801	13
values[127]	1892	1			T62	86		T430	340		T801	99
values[128]	3774	1			T62	196		T430	720		T801	188