Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.flash_ctrl__prim_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	166843	1			T76	10		T77	10		T78	16
values[2]	5257	1			T256	1		T538	5		T541	1
values[3]	2607	1			T538	1		T675	46		T796	1
values[4]	1846	1			T675	25		T796	1		T797	1
values[5]	1381	1			T675	28		T796	1		T797	2
values[6]	1181	1			T675	38		T796	1		T797	2
values[7]	1079	1			T675	60		T796	1		T797	3
values[8]	1002	1			T675	63		T796	1		T797	2
values[9]	823	1			T675	37		T796	1		T797	2
values[10]	869	1			T675	25		T796	1		T797	2
values[11]	722	1			T675	12		T796	1		T797	2
values[12]	658	1			T675	18		T796	1		T797	2
values[13]	573	1			T675	15		T796	1		T797	1
values[14]	533	1			T675	2		T796	1		T797	1
values[15]	539	1			T796	1		T797	3		T800	3
values[16]	427	1			T796	1		T797	4		T800	3
values[17]	365	1			T796	1		T797	1		T800	3
values[18]	353	1			T796	1		T797	2		T800	3
values[19]	315	1			T796	1		T797	1		T800	3
values[20]	302	1			T796	1		T797	2		T800	3
values[21]	280	1			T796	1		T797	1		T800	3
values[22]	244	1			T796	1		T797	2		T800	3
values[23]	232	1			T796	1		T797	2		T800	3
values[24]	231	1			T796	1		T797	4		T800	3
values[25]	229	1			T796	1		T797	1		T800	3
values[26]	227	1			T796	1		T797	2		T800	3
values[27]	222	1			T796	1		T797	1		T800	3
values[28]	190	1			T796	1		T797	1		T800	3
values[29]	141	1			T796	1		T797	4		T800	3
values[30]	139	1			T796	1		T797	2		T800	3
values[31]	152	1			T796	1		T797	1		T800	3
values[32]	130	1			T796	1		T797	2		T800	3
values[33]	120	1			T796	1		T797	1		T800	3
values[34]	135	1			T796	1		T797	1		T800	3
values[35]	159	1			T796	1		T797	5		T800	3
values[36]	141	1			T796	1		T797	4		T800	3
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values[38]	98	1			T796	1		T797	1		T800	3
values[39]	71	1			T796	1		T797	1		T800	4
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values[52]	76	1			T796	1		T797	1		T800	3
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values[59]	82	1			T796	2		T797	1		T800	3
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values[69]	95	1			T796	1		T797	2		T800	3
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values[71]	109	1			T796	1		T797	3		T800	3
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values[73]	94	1			T796	1		T797	1		T800	3
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values[75]	99	1			T796	1		T797	3		T800	3
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values[77]	110	1			T796	1		T797	2		T800	3
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values[81]	139	1			T796	1		T797	2		T800	3
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values[91]	109	1			T796	1		T797	1		T800	3
values[92]	122	1			T796	1		T797	3		T800	3
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values[100]	121	1			T796	1		T797	2		T800	3
values[101]	119	1			T796	1		T797	3		T800	4
values[102]	125	1			T796	1		T797	3		T800	3
values[103]	132	1			T796	1		T797	5		T800	5
values[104]	118	1			T796	1		T797	2		T800	5
values[105]	131	1			T796	1		T797	4		T800	3
values[106]	121	1			T796	1		T797	2		T800	3
values[107]	137	1			T796	1		T797	3		T800	3
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values[111]	138	1			T796	1		T797	8		T800	7
values[112]	131	1			T796	1		T797	4		T800	4
values[113]	153	1			T796	1		T797	10		T800	4
values[114]	134	1			T796	3		T797	7		T800	6
values[115]	154	1			T796	2		T797	11		T800	5
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values[120]	140	1			T796	2		T797	9		T800	7
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values[122]	139	1			T796	1		T797	4		T800	5
values[123]	166	1			T796	2		T797	9		T800	5
values[124]	262	1			T796	3		T797	12		T800	6
values[125]	547	1			T796	1		T797	30		T800	7
values[126]	1143	1			T796	29		T797	36		T800	38
values[127]	3682	1			T796	138		T797	25		T800	324
values[128]	6096	1			T796	196		T800	597		T786	164