Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.spi_device_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	143929	1			T76	3		T77	4		T78	8
values[2]	10856	1			T82	1		T423	1		T538	2
values[3]	4020	1			T82	1		T539	42		T451	1
values[4]	2305	1			T82	1		T539	27		T543	46
values[5]	1433	1			T82	1		T539	21		T543	11
values[6]	960	1			T82	1		T539	16		T543	5
values[7]	686	1			T82	1		T539	5		T543	2
values[8]	586	1			T82	1		T539	9		T536	2
values[9]	533	1			T82	1		T539	12		T536	2
values[10]	464	1			T82	2		T539	11		T536	2
values[11]	401	1			T82	1		T539	15		T536	2
values[12]	469	1			T82	1		T539	14		T536	2
values[13]	369	1			T82	1		T539	13		T536	2
values[14]	342	1			T82	1		T539	19		T536	2
values[15]	285	1			T82	1		T539	15		T536	2
values[16]	298	1			T82	1		T539	4		T536	2
values[17]	341	1			T82	1		T539	1		T536	2
values[18]	292	1			T82	1		T536	2		T657	3
values[19]	305	1			T82	1		T536	2		T657	16
values[20]	285	1			T82	1		T536	2		T657	6
values[21]	281	1			T82	1		T536	2		T657	2
values[22]	295	1			T82	1		T536	2		T657	2
values[23]	353	1			T82	1		T536	2		T657	1
values[24]	312	1			T82	1		T536	2		T801	1
values[25]	289	1			T82	1		T536	2		T801	1
values[26]	257	1			T82	1		T536	2		T801	1
values[27]	315	1			T82	1		T536	2		T801	1
values[28]	296	1			T82	1		T536	2		T801	1
values[29]	255	1			T82	1		T536	2		T801	1
values[30]	322	1			T82	1		T536	2		T801	1
values[31]	274	1			T82	2		T536	2		T801	1
values[32]	295	1			T82	1		T536	2		T801	1
values[33]	346	1			T82	1		T536	2		T801	1
values[34]	296	1			T82	1		T536	2		T801	1
values[35]	252	1			T82	1		T536	2		T801	1
values[36]	307	1			T82	1		T536	2		T801	1
values[37]	265	1			T82	1		T536	2		T801	1
values[38]	262	1			T82	1		T536	2		T801	1
values[39]	254	1			T82	1		T536	2		T801	1
values[40]	280	1			T82	1		T536	2		T801	1
values[41]	273	1			T82	1		T536	2		T801	1
values[42]	301	1			T82	1		T536	2		T801	1
values[43]	309	1			T82	1		T536	2		T801	1
values[44]	271	1			T82	1		T536	2		T801	1
values[45]	258	1			T82	1		T536	2		T801	1
values[46]	265	1			T82	1		T536	3		T801	1
values[47]	210	1			T82	1		T536	2		T801	1
values[48]	246	1			T82	1		T536	2		T801	1
values[49]	205	1			T82	1		T536	2		T801	1
values[50]	220	1			T82	1		T536	2		T801	1
values[51]	200	1			T82	1		T536	2		T801	1
values[52]	178	1			T82	1		T536	2		T801	1
values[53]	190	1			T82	1		T536	2		T801	1
values[54]	187	1			T82	1		T536	2		T801	1
values[55]	171	1			T82	1		T536	2		T801	1
values[56]	204	1			T82	1		T536	2		T801	1
values[57]	208	1			T82	1		T536	2		T801	1
values[58]	232	1			T82	1		T536	2		T801	1
values[59]	199	1			T82	1		T536	2		T801	1
values[60]	197	1			T82	1		T536	2		T801	1
values[61]	209	1			T82	1		T536	2		T801	1
values[62]	173	1			T82	1		T536	2		T801	1
values[63]	131	1			T82	1		T536	2		T801	1
values[64]	101	1			T82	1		T536	2		T801	1
values[65]	106	1			T82	1		T536	2		T801	1
values[66]	109	1			T82	1		T536	3		T801	1
values[67]	106	1			T82	1		T536	2		T801	1
values[68]	82	1			T82	1		T536	2		T801	1
values[69]	88	1			T82	1		T536	2		T801	1
values[70]	87	1			T82	1		T536	2		T801	1
values[71]	90	1			T82	1		T536	2		T801	1
values[72]	96	1			T82	1		T536	2		T801	1
values[73]	89	1			T82	1		T536	2		T801	1
values[74]	102	1			T82	1		T536	2		T801	1
values[75]	99	1			T82	1		T536	2		T801	1
values[76]	77	1			T82	1		T536	2		T801	2
values[77]	72	1			T82	1		T536	2		T801	1
values[78]	71	1			T82	1		T536	2		T801	1
values[79]	71	1			T82	1		T536	2		T801	1
values[80]	80	1			T82	1		T536	2		T801	1
values[81]	76	1			T82	1		T536	2		T801	1
values[82]	83	1			T82	1		T536	2		T801	1
values[83]	77	1			T82	1		T536	2		T801	1
values[84]	77	1			T82	1		T536	2		T801	1
values[85]	73	1			T82	1		T536	2		T801	1
values[86]	82	1			T82	1		T536	3		T801	1
values[87]	58	1			T82	1		T536	3		T801	1
values[88]	82	1			T82	1		T536	3		T801	1
values[89]	71	1			T82	1		T536	3		T801	1
values[90]	76	1			T82	1		T536	5		T801	1
values[91]	82	1			T82	1		T536	6		T801	1
values[92]	96	1			T82	1		T536	2		T801	1
values[93]	72	1			T82	1		T536	2		T801	1
values[94]	75	1			T82	1		T536	7		T801	1
values[95]	70	1			T82	1		T536	4		T801	1
values[96]	87	1			T82	1		T536	12		T801	1
values[97]	82	1			T82	1		T536	6		T801	1
values[98]	94	1			T82	1		T536	2		T801	1
values[99]	70	1			T82	1		T536	4		T801	1
values[100]	81	1			T82	1		T536	8		T801	4
values[101]	97	1			T82	1		T536	7		T801	3
values[102]	87	1			T82	1		T536	5		T801	3
values[103]	100	1			T82	1		T536	6		T801	4
values[104]	69	1			T82	1		T536	4		T801	2
values[105]	77	1			T82	1		T536	4		T801	1
values[106]	92	1			T82	1		T536	2		T801	5
values[107]	72	1			T82	1		T536	2		T801	1
values[108]	89	1			T82	1		T536	3		T801	5
values[109]	69	1			T82	1		T536	5		T801	2
values[110]	83	1			T82	1		T536	6		T801	2
values[111]	70	1			T82	1		T536	4		T801	1
values[112]	81	1			T82	1		T536	6		T801	2
values[113]	80	1			T82	1		T536	2		T801	4
values[114]	68	1			T82	1		T536	3		T801	2
values[115]	66	1			T82	1		T536	6		T801	1
values[116]	69	1			T82	1		T536	2		T801	1
values[117]	58	1			T82	1		T536	2		T801	4
values[118]	71	1			T82	1		T536	6		T801	2
values[119]	64	1			T82	1		T536	4		T801	1
values[120]	77	1			T82	1		T536	4		T801	1
values[121]	72	1			T82	1		T536	4		T801	3
values[122]	85	1			T82	4		T536	2		T801	3
values[123]	63	1			T82	1		T536	2		T801	4
values[124]	62	1			T82	2		T536	2		T801	3
values[125]	85	1			T82	1		T536	6		T801	2
values[126]	124	1			T82	1		T536	4		T801	1
values[127]	1053	1			T82	34		T536	64		T801	31
values[128]	8585	1			T82	274		T536	575		T801	295