Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_main__regs_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	163107	1			T76	10		T77	7		T78	12
values[2]	5184	1			T76	1		T82	1		T423	188
values[3]	2736	1			T82	1		T423	137		T538	1
values[4]	1960	1			T82	1		T423	122		T534	1
values[5]	1437	1			T82	1		T423	71		T534	3
values[6]	1222	1			T82	1		T423	64		T534	3
values[7]	1053	1			T82	1		T423	30		T534	4
values[8]	934	1			T82	1		T423	13		T534	13
values[9]	941	1			T82	1		T423	5		T534	14
values[10]	956	1			T82	1		T534	22		T543	3
values[11]	842	1			T82	1		T534	25		T543	6
values[12]	713	1			T82	1		T534	37		T543	2
values[13]	661	1			T82	1		T534	18		T543	1
values[14]	621	1			T82	1		T534	24		T543	4
values[15]	566	1			T82	1		T534	19		T543	3
values[16]	552	1			T82	1		T534	9		T543	3
values[17]	436	1			T82	1		T534	10		T543	6
values[18]	353	1			T82	1		T534	3		T543	1
values[19]	319	1			T82	1		T534	7		T543	1
values[20]	277	1			T82	1		T534	4		T543	3
values[21]	254	1			T82	1		T534	8		T543	3
values[22]	278	1			T82	1		T534	25		T543	4
values[23]	236	1			T82	1		T534	13		T543	5
values[24]	228	1			T82	1		T534	13		T543	15
values[25]	209	1			T82	1		T534	16		T543	12
values[26]	230	1			T82	1		T534	33		T543	6
values[27]	246	1			T82	1		T534	53		T543	5
values[28]	235	1			T82	1		T534	29		T543	2
values[29]	189	1			T82	1		T534	28		T543	1
values[30]	179	1			T82	1		T534	23		T543	2
values[31]	156	1			T82	1		T534	9		T543	3
values[32]	142	1			T82	1		T534	18		T543	1
values[33]	114	1			T82	1		T534	11		T543	3
values[34]	125	1			T82	1		T534	6		T543	2
values[35]	119	1			T82	1		T534	7		T543	6
values[36]	101	1			T82	1		T534	7		T543	1
values[37]	101	1			T82	1		T534	3		T543	2
values[38]	76	1			T82	1		T543	2		T808	1
values[39]	72	1			T82	1		T543	2		T808	1
values[40]	66	1			T82	1		T543	3		T808	1
values[41]	78	1			T82	1		T543	2		T808	1
values[42]	78	1			T82	1		T543	1		T808	1
values[43]	88	1			T82	1		T543	5		T808	1
values[44]	81	1			T82	1		T543	2		T808	1
values[45]	77	1			T82	1		T543	3		T808	1
values[46]	74	1			T82	1		T543	2		T808	1
values[47]	65	1			T82	1		T543	4		T808	1
values[48]	76	1			T82	1		T543	2		T808	1
values[49]	70	1			T82	1		T543	1		T808	1
values[50]	66	1			T82	1		T543	5		T808	1
values[51]	71	1			T82	1		T543	6		T808	1
values[52]	55	1			T82	1		T543	3		T808	1
values[53]	55	1			T82	1		T543	1		T808	1
values[54]	54	1			T82	1		T543	2		T808	1
values[55]	51	1			T82	1		T543	2		T808	1
values[56]	64	1			T82	1		T543	6		T808	1
values[57]	51	1			T82	1		T543	4		T808	1
values[58]	50	1			T82	1		T543	2		T808	1
values[59]	53	1			T82	1		T543	2		T808	1
values[60]	54	1			T82	1		T543	1		T808	1
values[61]	64	1			T82	1		T543	3		T808	1
values[62]	58	1			T82	1		T543	1		T808	1
values[63]	61	1			T82	1		T543	2		T808	1
values[64]	53	1			T82	1		T543	2		T808	1
values[65]	64	1			T82	1		T543	1		T808	1
values[66]	53	1			T82	1		T543	5		T808	1
values[67]	63	1			T82	1		T543	7		T808	1
values[68]	69	1			T82	1		T543	4		T808	1
values[69]	63	1			T82	1		T543	5		T808	1
values[70]	63	1			T82	1		T543	2		T808	1
values[71]	63	1			T82	1		T543	6		T808	1
values[72]	54	1			T82	1		T543	2		T808	1
values[73]	61	1			T82	1		T543	4		T808	1
values[74]	65	1			T82	1		T543	2		T808	1
values[75]	56	1			T82	1		T543	2		T808	1
values[76]	64	1			T82	1		T543	3		T808	1
values[77]	68	1			T82	1		T543	2		T808	2
values[78]	63	1			T82	1		T543	4		T808	1
values[79]	84	1			T82	1		T543	1		T808	6
values[80]	69	1			T82	1		T543	1		T808	3
values[81]	80	1			T82	1		T543	3		T808	5
values[82]	88	1			T82	1		T543	2		T808	9
values[83]	73	1			T82	1		T543	2		T808	7
values[84]	93	1			T82	1		T543	1		T808	6
values[85]	73	1			T82	1		T543	1		T808	4
values[86]	84	1			T82	1		T543	2		T808	2
values[87]	94	1			T82	1		T543	4		T808	3
values[88]	89	1			T82	1		T543	1		T808	6
values[89]	91	1			T82	1		T543	6		T808	2
values[90]	79	1			T82	1		T543	3		T808	2
values[91]	77	1			T82	1		T543	1		T808	1
values[92]	83	1			T82	1		T543	1		T808	1
values[93]	81	1			T82	1		T543	3		T808	3
values[94]	89	1			T82	3		T543	2		T808	1
values[95]	110	1			T82	4		T543	1		T808	3
values[96]	80	1			T82	3		T543	2		T808	5
values[97]	103	1			T82	1		T543	6		T808	1
values[98]	101	1			T82	4		T543	5		T808	2
values[99]	91	1			T82	2		T543	3		T808	2
values[100]	95	1			T82	3		T543	2		T808	2
values[101]	97	1			T82	3		T543	3		T808	2
values[102]	87	1			T82	1		T543	3		T808	2
values[103]	92	1			T82	1		T543	3		T808	5
values[104]	108	1			T82	2		T543	12		T808	4
values[105]	99	1			T82	5		T543	6		T808	1
values[106]	122	1			T82	5		T543	5		T808	1
values[107]	120	1			T82	2		T543	2		T808	2
values[108]	112	1			T82	6		T543	2		T808	2
values[109]	120	1			T82	3		T543	7		T808	1
values[110]	96	1			T82	1		T543	3		T808	1
values[111]	112	1			T82	2		T543	2		T808	5
values[112]	118	1			T82	2		T543	2		T808	1
values[113]	126	1			T82	1		T543	1		T808	1
values[114]	131	1			T82	1		T543	7		T808	2
values[115]	100	1			T82	2		T543	3		T808	3
values[116]	110	1			T82	1		T543	4		T808	2
values[117]	109	1			T82	4		T543	2		T808	1
values[118]	126	1			T82	1		T543	10		T808	5
values[119]	121	1			T82	3		T543	15		T808	1
values[120]	102	1			T82	1		T543	10		T808	1
values[121]	103	1			T82	1		T543	3		T808	2
values[122]	112	1			T82	3		T543	2		T808	1
values[123]	157	1			T82	2		T543	7		T808	3
values[124]	183	1			T82	4		T543	6		T808	1
values[125]	326	1			T82	3		T543	6		T808	4
values[126]	786	1			T82	16		T543	12		T808	18
values[127]	3296	1			T82	103		T543	6		T808	93
values[128]	5869	1			T82	199		T808	192		T454	372