Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.sram_ctrl_ret_aon__regs_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	149508	1			T76	7		T77	5		T78	18
values[2]	10986	1			T82	1		T158	2		T423	1
values[3]	3734	1			T82	1		T538	1		T576	33
values[4]	2087	1			T82	1		T576	21		T800	1
values[5]	1528	1			T82	1		T576	24		T800	1
values[6]	1033	1			T82	1		T576	21		T800	1
values[7]	797	1			T82	1		T576	10		T800	1
values[8]	587	1			T82	1		T576	15		T800	1
values[9]	456	1			T82	1		T576	22		T800	2
values[10]	417	1			T82	1		T576	8		T800	1
values[11]	361	1			T82	1		T576	7		T800	1
values[12]	429	1			T82	1		T576	19		T800	1
values[13]	345	1			T82	1		T576	3		T800	1
values[14]	354	1			T82	2		T576	4		T800	1
values[15]	339	1			T82	1		T576	6		T800	1
values[16]	341	1			T82	1		T576	8		T800	1
values[17]	413	1			T82	1		T576	12		T800	1
values[18]	346	1			T82	1		T576	6		T800	1
values[19]	335	1			T82	1		T800	1		T611	9
values[20]	326	1			T82	1		T800	1		T611	5
values[21]	332	1			T82	1		T800	1		T611	8
values[22]	357	1			T82	1		T800	1		T611	4
values[23]	286	1			T82	1		T800	1		T611	8
values[24]	286	1			T82	1		T800	1		T611	3
values[25]	321	1			T82	1		T800	1		T611	4
values[26]	299	1			T82	1		T800	1		T611	4
values[27]	321	1			T82	1		T800	1		T611	4
values[28]	350	1			T82	1		T800	1		T611	30
values[29]	307	1			T82	1		T800	1		T611	13
values[30]	294	1			T82	1		T800	1		T611	4
values[31]	319	1			T82	1		T800	1		T611	5
values[32]	384	1			T82	1		T800	1		T611	14
values[33]	332	1			T82	1		T800	1		T611	6
values[34]	357	1			T82	1		T800	1		T611	19
values[35]	315	1			T82	1		T800	1		T611	8
values[36]	328	1			T82	1		T800	1		T611	9
values[37]	315	1			T82	1		T800	1		T611	4
values[38]	308	1			T82	1		T800	1		T611	7
values[39]	289	1			T82	2		T800	1		T611	4
values[40]	296	1			T82	1		T800	1		T611	7
values[41]	331	1			T82	1		T800	1		T611	8
values[42]	258	1			T82	1		T800	1		T611	9
values[43]	273	1			T82	1		T800	1		T611	2
values[44]	273	1			T82	1		T800	1		T611	9
values[45]	309	1			T82	1		T800	1		T611	12
values[46]	259	1			T82	1		T800	1		T611	10
values[47]	261	1			T82	1		T800	1		T611	6
values[48]	238	1			T82	1		T800	1		T611	7
values[49]	261	1			T82	1		T800	1		T611	8
values[50]	303	1			T82	1		T800	1		T611	10
values[51]	238	1			T82	1		T800	1		T611	12
values[52]	240	1			T82	1		T800	1		T611	5
values[53]	228	1			T82	1		T800	1		T611	8
values[54]	250	1			T82	1		T800	1		T611	6
values[55]	304	1			T82	1		T800	1		T611	11
values[56]	296	1			T82	1		T800	1		T611	5
values[57]	254	1			T82	1		T800	1		T611	3
values[58]	220	1			T82	1		T800	1		T611	4
values[59]	249	1			T82	1		T800	1		T611	6
values[60]	257	1			T82	1		T800	1		T611	3
values[61]	204	1			T82	1		T800	1		T611	3
values[62]	224	1			T82	1		T800	1		T611	4
values[63]	248	1			T82	1		T800	1		T611	3
values[64]	237	1			T82	1		T800	1		T611	4
values[65]	219	1			T82	1		T800	1		T611	14
values[66]	220	1			T82	1		T800	1		T611	10
values[67]	145	1			T82	1		T800	1		T611	3
values[68]	146	1			T82	1		T800	1		T786	1
values[69]	151	1			T82	1		T800	1		T786	1
values[70]	127	1			T82	1		T800	1		T786	1
values[71]	135	1			T82	1		T800	1		T786	1
values[72]	131	1			T82	1		T800	1		T786	1
values[73]	122	1			T82	1		T800	1		T786	1
values[74]	84	1			T82	1		T800	1		T786	1
values[75]	96	1			T82	1		T800	2		T786	1
values[76]	83	1			T82	1		T800	1		T786	1
values[77]	77	1			T82	1		T800	1		T786	1
values[78]	81	1			T82	1		T800	1		T786	1
values[79]	67	1			T82	1		T800	1		T786	1
values[80]	77	1			T82	1		T800	1		T786	1
values[81]	67	1			T82	1		T800	1		T786	1
values[82]	67	1			T82	1		T800	1		T786	1
values[83]	71	1			T82	1		T800	1		T786	1
values[84]	85	1			T82	1		T800	1		T786	1
values[85]	81	1			T82	1		T800	1		T786	1
values[86]	86	1			T82	1		T800	1		T786	1
values[87]	83	1			T82	1		T800	1		T786	1
values[88]	76	1			T82	1		T800	1		T786	1
values[89]	82	1			T82	1		T800	1		T786	2
values[90]	55	1			T82	1		T800	1		T786	1
values[91]	69	1			T82	1		T800	1		T786	1
values[92]	76	1			T82	1		T800	1		T786	1
values[93]	91	1			T82	1		T800	1		T786	1
values[94]	65	1			T82	1		T800	1		T786	1
values[95]	74	1			T82	1		T800	1		T786	1
values[96]	60	1			T82	1		T800	1		T786	1
values[97]	85	1			T82	1		T800	1		T786	1
values[98]	104	1			T82	1		T800	1		T786	1
values[99]	66	1			T82	1		T800	1		T786	1
values[100]	82	1			T82	1		T800	1		T786	1
values[101]	82	1			T82	1		T800	1		T786	1
values[102]	88	1			T82	1		T800	1		T786	1
values[103]	72	1			T82	1		T800	1		T786	1
values[104]	94	1			T82	1		T800	1		T786	1
values[105]	66	1			T82	1		T800	1		T786	1
values[106]	96	1			T82	1		T800	1		T786	1
values[107]	88	1			T82	1		T800	1		T786	1
values[108]	92	1			T82	1		T800	1		T786	1
values[109]	78	1			T82	1		T800	1		T786	1
values[110]	89	1			T82	1		T800	6		T786	1
values[111]	100	1			T82	1		T800	4		T786	1
values[112]	90	1			T82	1		T800	1		T786	1
values[113]	87	1			T82	7		T800	5		T786	1
values[114]	93	1			T82	7		T800	2		T786	1
values[115]	89	1			T82	3		T800	2		T786	1
values[116]	68	1			T82	1		T800	3		T786	1
values[117]	83	1			T82	2		T800	1		T786	1
values[118]	89	1			T82	4		T800	1		T786	1
values[119]	70	1			T82	1		T800	4		T786	2
values[120]	70	1			T82	1		T800	1		T786	1
values[121]	91	1			T82	1		T800	1		T786	3
values[122]	106	1			T82	5		T800	1		T786	2
values[123]	91	1			T82	1		T800	4		T786	2
values[124]	69	1			T82	3		T800	1		T786	1
values[125]	104	1			T82	13		T800	1		T786	1
values[126]	177	1			T82	3		T800	2		T786	3
values[127]	1035	1			T82	33		T800	35		T786	34
values[128]	7939	1			T82	348		T800	346		T786	247