Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.rv_timer_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	143738	1			T75	295		T80	2		T161	63
values[2]	9752	1			T161	1		T235	4		T454	1
values[3]	3843	1			T550	1		T545	108		T800	2
values[4]	2244	1			T545	50		T800	2		T548	5
values[5]	1355	1			T545	38		T800	2		T548	9
values[6]	1058	1			T545	12		T800	2		T548	4
values[7]	781	1			T800	2		T548	6		T512	3
values[8]	636	1			T800	2		T548	20		T512	17
values[9]	551	1			T800	2		T548	6		T512	8
values[10]	523	1			T800	2		T548	5		T512	9
values[11]	503	1			T800	2		T548	3		T512	15
values[12]	480	1			T800	2		T548	12		T512	9
values[13]	396	1			T800	2		T548	6		T512	3
values[14]	424	1			T800	2		T548	3		T512	5
values[15]	432	1			T800	2		T548	8		T512	5
values[16]	442	1			T800	2		T548	4		T512	3
values[17]	399	1			T800	2		T548	8		T512	9
values[18]	349	1			T800	2		T548	13		T512	7
values[19]	329	1			T800	2		T548	3		T512	6
values[20]	349	1			T800	2		T548	8		T512	8
values[21]	366	1			T800	2		T548	7		T512	15
values[22]	342	1			T800	2		T548	5		T512	5
values[23]	385	1			T800	2		T548	8		T512	5
values[24]	329	1			T800	2		T548	4		T512	3
values[25]	380	1			T800	2		T548	4		T512	7
values[26]	351	1			T800	2		T548	4		T512	6
values[27]	324	1			T800	2		T548	10		T512	9
values[28]	352	1			T800	2		T548	5		T512	16
values[29]	382	1			T800	2		T548	7		T512	21
values[30]	341	1			T800	2		T548	13		T512	8
values[31]	399	1			T800	2		T548	23		T512	7
values[32]	335	1			T800	2		T548	7		T512	5
values[33]	385	1			T800	2		T548	5		T512	3
values[34]	371	1			T800	2		T548	16		T512	8
values[35]	369	1			T800	2		T548	4		T512	7
values[36]	390	1			T800	2		T548	5		T512	20
values[37]	344	1			T800	2		T548	7		T512	10
values[38]	360	1			T800	2		T548	13		T512	4
values[39]	351	1			T800	2		T548	7		T512	8
values[40]	338	1			T800	2		T548	11		T512	7
values[41]	325	1			T800	2		T548	6		T512	6
values[42]	352	1			T800	2		T548	6		T512	9
values[43]	354	1			T800	2		T548	7		T512	7
values[44]	353	1			T800	2		T548	8		T512	2
values[45]	333	1			T800	2		T548	13		T512	9
values[46]	336	1			T800	2		T548	12		T512	6
values[47]	371	1			T800	2		T548	3		T512	13
values[48]	349	1			T800	2		T548	4		T512	5
values[49]	289	1			T800	2		T548	4		T512	4
values[50]	359	1			T800	3		T548	10		T512	9
values[51]	334	1			T800	2		T548	9		T512	8
values[52]	323	1			T800	2		T548	6		T512	8
values[53]	281	1			T800	3		T548	4		T512	7
values[54]	275	1			T800	2		T548	10		T512	3
values[55]	315	1			T800	2		T548	3		T512	8
values[56]	251	1			T800	2		T512	5		T797	1
values[57]	226	1			T800	2		T512	6		T797	1
values[58]	255	1			T800	2		T512	7		T797	1
values[59]	292	1			T800	2		T512	10		T797	1
values[60]	269	1			T800	2		T512	10		T797	1
values[61]	220	1			T800	2		T512	8		T797	1
values[62]	241	1			T800	2		T512	9		T797	1
values[63]	215	1			T800	2		T512	5		T797	1
values[64]	192	1			T800	2		T512	11		T797	1
values[65]	184	1			T800	2		T512	9		T797	1
values[66]	174	1			T800	2		T512	8		T797	1
values[67]	182	1			T800	2		T512	5		T797	1
values[68]	147	1			T800	2		T512	9		T797	1
values[69]	158	1			T800	2		T512	8		T797	1
values[70]	96	1			T800	2		T512	10		T797	1
values[71]	70	1			T800	2		T512	8		T797	1
values[72]	78	1			T800	2		T512	5		T797	1
values[73]	79	1			T800	2		T512	5		T797	1
values[74]	66	1			T800	2		T512	1		T797	1
values[75]	43	1			T800	2		T797	1		T804	1
values[76]	54	1			T800	2		T797	1		T804	2
values[77]	56	1			T800	2		T797	1		T804	1
values[78]	68	1			T800	2		T797	1		T804	1
values[79]	46	1			T800	2		T797	1		T804	2
values[80]	75	1			T800	2		T797	2		T804	6
values[81]	102	1			T800	2		T797	1		T804	8
values[82]	69	1			T800	2		T797	1		T804	1
values[83]	58	1			T800	2		T797	1		T804	3
values[84]	63	1			T800	3		T797	1		T804	1
values[85]	77	1			T800	2		T797	1		T804	1
values[86]	70	1			T800	2		T797	1		T804	2
values[87]	45	1			T800	2		T797	1		T804	1
values[88]	50	1			T800	2		T797	1		T804	1
values[89]	54	1			T800	2		T797	1		T804	2
values[90]	71	1			T800	2		T797	1		T804	5
values[91]	66	1			T800	2		T797	1		T804	2
values[92]	62	1			T800	2		T797	1		T804	3
values[93]	72	1			T800	2		T797	1		T804	2
values[94]	54	1			T800	3		T797	1		T804	7
values[95]	67	1			T800	2		T797	1		T804	5
values[96]	57	1			T800	2		T797	1		T804	4
values[97]	64	1			T800	2		T797	1		T804	4
values[98]	71	1			T800	2		T797	1		T804	2
values[99]	53	1			T800	4		T797	1		T804	1
values[100]	48	1			T800	3		T797	1		T804	1
values[101]	48	1			T800	4		T797	1		T804	2
values[102]	56	1			T800	8		T797	1		T804	1
values[103]	49	1			T800	12		T797	1		T804	1
values[104]	44	1			T800	7		T797	1		T804	3
values[105]	36	1			T800	6		T797	2		T804	1
values[106]	46	1			T800	10		T797	3		T804	1
values[107]	33	1			T800	4		T797	3		T804	3
values[108]	64	1			T800	13		T797	1		T804	4
values[109]	51	1			T800	10		T797	1		T804	9
values[110]	32	1			T800	4		T797	1		T804	2
values[111]	49	1			T800	2		T797	7		T804	9
values[112]	43	1			T800	2		T797	1		T804	6
values[113]	34	1			T800	6		T797	1		T804	5
values[114]	37	1			T800	6		T797	1		T804	6
values[115]	31	1			T800	2		T797	1		T804	2
values[116]	37	1			T800	6		T797	1		T804	2
values[117]	51	1			T800	5		T797	1		T804	8
values[118]	32	1			T800	3		T797	1		T804	11
values[119]	49	1			T800	13		T797	1		T804	12
values[120]	38	1			T800	3		T797	3		T804	9
values[121]	29	1			T800	5		T797	1		T804	4
values[122]	33	1			T800	3		T797	1		T804	2
values[123]	32	1			T800	4		T797	1		T804	7
values[124]	27	1			T800	3		T797	1		T804	2
values[125]	39	1			T800	8		T797	2		T804	2
values[126]	72	1			T800	4		T797	2		T804	19
values[127]	459	1			T800	64		T797	42		T804	54
values[128]	3357	1			T800	622		T797	405		T804	23