Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.edn0_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	169035	1			T75	316		T80	8		T156	5
values[2]	5202	1			T156	8		T235	1		T454	1
values[3]	2472	1			T156	9		T550	1		T545	29
values[4]	1845	1			T156	18		T545	30		T800	1
values[5]	1372	1			T156	7		T545	34		T800	1
values[6]	1197	1			T156	12		T545	17		T800	1
values[7]	1075	1			T156	14		T545	16		T800	1
values[8]	1045	1			T156	8		T545	28		T800	1
values[9]	870	1			T156	5		T545	30		T800	1
values[10]	786	1			T156	14		T545	20		T800	1
values[11]	591	1			T156	9		T545	13		T800	1
values[12]	545	1			T156	6		T545	14		T800	1
values[13]	526	1			T156	7		T545	10		T800	1
values[14]	525	1			T156	8		T545	34		T800	1
values[15]	489	1			T156	8		T545	34		T800	1
values[16]	472	1			T156	13		T545	27		T800	1
values[17]	438	1			T156	6		T545	18		T800	1
values[18]	430	1			T156	3		T545	10		T800	1
values[19]	369	1			T156	5		T545	23		T800	1
values[20]	341	1			T156	11		T545	18		T800	1
values[21]	337	1			T156	3		T545	1		T800	1
values[22]	307	1			T156	1		T800	1		T796	1
values[23]	269	1			T156	2		T800	1		T796	1
values[24]	242	1			T156	1		T800	1		T796	1
values[25]	203	1			T156	2		T800	1		T796	1
values[26]	227	1			T156	3		T800	1		T796	1
values[27]	238	1			T156	5		T800	1		T796	1
values[28]	221	1			T156	8		T800	1		T796	1
values[29]	180	1			T156	8		T800	1		T796	1
values[30]	169	1			T156	17		T800	1		T796	1
values[31]	179	1			T156	8		T800	1		T796	1
values[32]	156	1			T156	5		T800	1		T796	1
values[33]	178	1			T156	4		T800	1		T796	1
values[34]	170	1			T156	4		T800	1		T796	1
values[35]	180	1			T156	8		T800	1		T796	1
values[36]	204	1			T156	34		T800	1		T796	1
values[37]	169	1			T156	48		T800	1		T796	1
values[38]	168	1			T156	33		T800	1		T796	1
values[39]	155	1			T156	18		T800	1		T796	1
values[40]	150	1			T156	19		T800	1		T796	1
values[41]	138	1			T156	23		T800	1		T796	1
values[42]	134	1			T156	20		T800	1		T796	1
values[43]	138	1			T156	18		T800	1		T796	2
values[44]	129	1			T156	13		T800	1		T796	1
values[45]	74	1			T156	10		T800	1		T796	1
values[46]	57	1			T156	1		T800	1		T796	1
values[47]	57	1			T800	1		T796	1		T793	1
values[48]	53	1			T800	1		T796	1		T793	1
values[49]	50	1			T800	1		T796	1		T793	1
values[50]	44	1			T800	1		T796	1		T793	1
values[51]	54	1			T800	1		T796	1		T793	1
values[52]	66	1			T800	1		T796	1		T793	1
values[53]	54	1			T800	1		T796	1		T793	1
values[54]	55	1			T800	1		T796	1		T793	1
values[55]	49	1			T800	1		T796	1		T793	1
values[56]	63	1			T800	1		T796	1		T793	1
values[57]	52	1			T800	1		T796	1		T793	1
values[58]	61	1			T800	1		T796	1		T793	1
values[59]	55	1			T800	1		T796	1		T793	1
values[60]	55	1			T800	1		T796	1		T793	1
values[61]	48	1			T800	1		T796	1		T793	1
values[62]	52	1			T800	1		T796	1		T793	1
values[63]	48	1			T800	1		T796	1		T793	1
values[64]	54	1			T800	1		T796	1		T793	1
values[65]	54	1			T800	1		T796	1		T793	1
values[66]	56	1			T800	1		T796	1		T793	1
values[67]	56	1			T800	1		T796	1		T793	1
values[68]	50	1			T800	1		T796	1		T793	1
values[69]	56	1			T800	1		T796	1		T793	1
values[70]	57	1			T800	1		T796	1		T793	1
values[71]	51	1			T800	1		T796	1		T793	1
values[72]	57	1			T800	1		T796	1		T793	1
values[73]	61	1			T800	1		T796	1		T793	1
values[74]	61	1			T800	1		T796	1		T793	1
values[75]	57	1			T800	1		T796	1		T793	1
values[76]	56	1			T800	1		T796	2		T793	1
values[77]	56	1			T800	1		T796	1		T793	1
values[78]	66	1			T800	1		T796	1		T793	1
values[79]	72	1			T800	1		T796	1		T793	1
values[80]	65	1			T800	1		T796	1		T793	1
values[81]	64	1			T800	1		T796	1		T793	1
values[82]	76	1			T800	1		T796	1		T793	1
values[83]	69	1			T800	1		T796	1		T793	1
values[84]	67	1			T800	1		T796	1		T793	1
values[85]	73	1			T800	1		T796	1		T793	1
values[86]	69	1			T800	1		T796	1		T793	1
values[87]	62	1			T800	1		T796	1		T793	1
values[88]	55	1			T800	1		T796	1		T793	1
values[89]	59	1			T800	1		T796	1		T793	1
values[90]	67	1			T800	1		T796	1		T793	2
values[91]	70	1			T800	1		T796	2		T793	2
values[92]	67	1			T800	1		T796	3		T793	2
values[93]	60	1			T800	1		T796	2		T793	3
values[94]	84	1			T800	1		T796	11		T793	5
values[95]	85	1			T800	1		T796	5		T793	2
values[96]	78	1			T800	1		T796	6		T793	8
values[97]	88	1			T800	1		T796	5		T793	2
values[98]	81	1			T800	1		T796	4		T793	1
values[99]	71	1			T800	1		T796	1		T793	1
values[100]	75	1			T800	1		T796	1		T793	1
values[101]	57	1			T800	1		T796	2		T793	2
values[102]	66	1			T800	1		T796	1		T793	2
values[103]	84	1			T800	1		T796	3		T793	2
values[104]	85	1			T800	1		T796	6		T793	2
values[105]	96	1			T800	1		T796	1		T793	4
values[106]	89	1			T800	1		T796	1		T793	1
values[107]	88	1			T800	1		T796	1		T793	5
values[108]	81	1			T800	1		T796	1		T793	2
values[109]	101	1			T800	1		T796	3		T793	3
values[110]	94	1			T800	1		T796	1		T793	4
values[111]	110	1			T800	1		T796	1		T793	2
values[112]	103	1			T800	1		T796	2		T793	2
values[113]	92	1			T800	1		T796	2		T793	1
values[114]	101	1			T800	1		T796	1		T793	2
values[115]	119	1			T800	1		T796	2		T793	4
values[116]	99	1			T800	1		T796	1		T793	3
values[117]	106	1			T800	1		T796	2		T793	1
values[118]	94	1			T800	1		T796	1		T793	2
values[119]	108	1			T800	1		T796	3		T793	2
values[120]	101	1			T800	1		T796	1		T793	2
values[121]	84	1			T800	1		T796	1		T793	1
values[122]	99	1			T800	1		T796	1		T793	2
values[123]	136	1			T800	1		T796	1		T793	2
values[124]	229	1			T800	1		T796	1		T793	3
values[125]	420	1			T800	1		T796	1		T793	1
values[126]	819	1			T800	16		T796	16		T793	10
values[127]	2331	1			T800	102		T796	116		T793	84
values[128]	4199	1			T800	195		T796	213		T793	173