Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.alert_handler_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

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Summary for Variable cp_num_of_outstanding

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User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

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values[108]	44	1			T802	1		T481	4		T488	4
values[109]	69	1			T802	3		T481	17		T488	2
values[110]	52	1			T802	3		T481	12		T488	1
values[111]	57	1			T802	1		T481	7		T488	1
values[112]	66	1			T802	2		T481	7		T488	5
values[113]	71	1			T802	1		T481	6		T488	2
values[114]	53	1			T802	1		T481	5		T488	2
values[115]	65	1			T802	1		T481	21		T488	2
values[116]	68	1			T802	2		T481	14		T488	1
values[117]	72	1			T802	1		T481	11		T488	3
values[118]	71	1			T802	1		T481	13		T488	4
values[119]	78	1			T802	1		T481	14		T488	3
values[120]	61	1			T802	2		T481	12		T488	1
values[121]	81	1			T802	2		T481	8		T488	2
values[122]	84	1			T802	2		T481	17		T488	4
values[123]	85	1			T802	4		T481	8		T488	3
values[124]	145	1			T802	2		T481	24		T488	2
values[125]	327	1			T802	1		T481	72		T488	1
values[126]	578	1			T802	14		T481	79		T488	7
values[127]	1391	1			T802	100		T481	43		T488	71
values[128]	2190	1			T802	234		T481	2		T488	181

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	146551	1			T72	76		T77	12		T79	5
values[2]	11232	1			T72	1		T77	1		T420	1
values[3]	4498	1			T428	37		T421	4		T618	1
values[4]	2454	1			T428	14		T803	4		T545	8
values[5]	1605	1			T428	15		T803	9		T545	8
values[6]	994	1			T428	2		T803	6		T714	18
values[7]	738	1			T428	1		T803	10		T714	9
values[8]	606	1			T803	8		T714	3		T804	1
values[9]	463	1			T803	5		T460	3		T805	5
values[10]	468	1			T803	16		T460	7		T805	3
values[11]	418	1			T803	15		T460	9		T805	6
values[12]	399	1			T803	3		T460	10		T805	10
values[13]	331	1			T803	5		T460	12		T805	8
values[14]	307	1			T803	3		T460	6		T805	4
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values[18]	288	1			T803	8		T460	9		T805	1
values[19]	314	1			T803	11		T460	7		T805	3
values[20]	304	1			T803	7		T460	5		T805	3
values[21]	309	1			T803	10		T460	7		T805	3
values[22]	291	1			T803	4		T460	3		T805	1
values[23]	303	1			T803	3		T460	13		T805	2
values[24]	286	1			T803	5		T460	7		T805	2
values[25]	322	1			T803	20		T460	11		T805	1
values[26]	293	1			T803	25		T460	4		T805	3
values[27]	283	1			T803	6		T460	7		T805	2
values[28]	277	1			T803	3		T460	9		T805	2
values[29]	259	1			T803	2		T460	15		T805	3
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values[33]	284	1			T803	7		T460	5		T805	2
values[34]	256	1			T803	12		T460	4		T805	4
values[35]	267	1			T803	4		T460	4		T805	3
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