Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.alert_handler_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
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values[14]	346	1			T81	2		T467	15		T766	9
values[15]	338	1			T81	7		T467	7		T766	4
values[16]	343	1			T81	1		T467	13		T766	4
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values[128]	7651	1			T81	3		T863	259		T864	382

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	175929	1			T81	117		T82	390		T85	87
values[2]	4959	1			T81	7		T82	6		T85	3
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values[15]	428	1			T81	7		T560	2		T465	1
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values[111]	103	1			T560	3		T465	2		T865	1
values[112]	95	1			T560	2		T465	1		T865	2
values[113]	76	1			T560	3		T465	2		T865	1
values[114]	94	1			T560	4		T465	2		T865	1
values[115]	108	1			T560	7		T465	3		T865	2
values[116]	84	1			T560	1		T465	1		T865	1
values[117]	102	1			T560	7		T465	1		T865	3
values[118]	105	1			T560	7		T465	4		T865	4
values[119]	113	1			T560	5		T465	2		T865	2
values[120]	111	1			T560	5		T465	2		T865	3
values[121]	90	1			T560	3		T465	1		T865	2
values[122]	112	1			T560	13		T465	2		T865	3
values[123]	132	1			T560	13		T465	2		T865	3
values[124]	169	1			T560	29		T465	1		T865	2
values[125]	298	1			T560	63		T465	1		T865	2
values[126]	668	1			T560	109		T465	18		T865	13
values[127]	2792	1			T560	40		T465	110		T865	93
values[128]	5088	1			T560	2		T465	201		T865	219

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	128	0	128	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	147813	1			T81	98		T82	364		T85	83
values[2]	9650	1			T81	6		T82	8		T85	2
values[3]	3830	1			T81	4		T85	1		T470	1
values[4]	2375	1			T81	10		T866	29		T540	5
values[5]	1615	1			T81	7		T866	12		T540	7
values[6]	1188	1			T81	5		T866	27		T540	14
values[7]	896	1			T81	3		T866	36		T540	4
values[8]	691	1			T81	9		T866	13		T540	3
values[9]	588	1			T81	8		T866	6		T540	8
values[10]	512	1			T81	6		T540	5		T575	2
values[11]	445	1			T81	6		T540	3		T575	7
values[12]	387	1			T81	7		T540	11		T575	6
values[13]	424	1			T81	3		T540	11		T575	7
values[14]	362	1			T81	9		T540	5		T575	6
values[15]	349	1			T81	6		T540	14		T575	9
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values[17]	339	1			T81	6		T540	6		T575	7
values[18]	333	1			T81	3		T540	2		T575	7
values[19]	374	1			T81	5		T540	11		T575	15
values[20]	313	1			T81	4		T540	3		T575	6
values[21]	326	1			T81	9		T540	3		T575	4
values[22]	364	1			T81	4		T540	9		T575	7
values[23]	335	1			T81	3		T540	4		T575	5
values[24]	360	1			T81	5		T540	18		T575	4
values[25]	315	1			T81	5		T540	11		T575	6
values[26]	312	1			T81	13		T540	6		T575	7
values[27]	341	1			T81	5		T540	3		T575	15
values[28]	330	1			T81	5		T540	4		T575	11
values[29]	327	1			T81	7		T540	3		T575	8
values[30]	333	1			T81	3		T540	7		T575	5
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values[36]	362	1			T81	16		T540	7		T575	6
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values[41]	309	1			T81	2		T540	3		T575	14
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values[50]	269	1			T81	7		T540	10		T575	5
values[51]	279	1			T81	6		T540	6		T575	6
values[52]	249	1			T81	2		T540	8		T575	13
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values[57]	247	1			T81	8		T540	8		T575	7
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values[73]	117	1			T81	15		T864	1		T481	1
values[74]	118	1			T81	4		T864	1		T481	1
values[75]	96	1			T81	8		T864	1		T481	1
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values[101]	89	1			T81	1		T864	2		T481	1
values[102]	63	1			T81	1		T864	1		T481	1
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values[104]	81	1			T81	9		T864	7		T481	1
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values[108]	68	1			T81	2		T864	5		T481	1
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values[111]	69	1			T81	2		T864	4		T481	1
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values[113]	59	1			T81	3		T864	3		T481	1
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values[126]	86	1			T81	20		T864	2		T481	4
values[127]	624	1			T81	50		T864	23		T481	38
values[128]	5153	1			T81	24		T864	266		T481	347