Unified Coverage Report :: Group Instance : tl_agent_pkg.uvm_test_top.env.rv_dm__mem_agent.cov::m_max_outstanding_cg

Summary for Variable cp_num_of_outstanding

CATEGORY	EXPECTED	UNCOVERED	COVERED	PERCENT
User Defined Bins	192	0	192	100.00

User Defined Bins for cp_num_of_outstanding

Bins

NAME	COUNT	AT LEAST	STATUS		TEST	COUNT		TEST	COUNT		TEST	COUNT
values[1]	1439259	1			T81	2298		T82	4031		T85	570
values[2]	80313	1			T81	251		T82	424		T85	66
values[3]	11514	1			T81	20		T82	15		T85	4
values[4]	4231	1			T81	17		T461	59		T494	11
values[5]	2417	1			T81	25		T461	63		T494	6
values[6]	1613	1			T81	20		T461	56		T494	3
values[7]	1202	1			T81	19		T461	37		T470	1
values[8]	984	1			T81	8		T461	40		T724	28
values[9]	967	1			T81	10		T461	27		T724	12
values[10]	917	1			T81	15		T461	27		T866	17
values[11]	827	1			T81	7		T461	6		T866	8
values[12]	723	1			T81	8		T461	6		T866	10
values[13]	646	1			T81	7		T461	5		T866	22
values[14]	622	1			T81	7		T461	13		T866	19
values[15]	576	1			T81	11		T461	11		T866	13
values[16]	565	1			T81	16		T461	18		T866	17
values[17]	581	1			T81	8		T461	12		T866	14
values[18]	503	1			T81	6		T461	13		T866	1
values[19]	429	1			T81	8		T461	15		T714	11
values[20]	381	1			T81	3		T461	5		T714	13
values[21]	477	1			T81	11		T714	25		T684	25
values[22]	439	1			T81	31		T714	42		T684	6
values[23]	464	1			T81	11		T714	30		T684	9
values[24]	401	1			T81	16		T714	8		T684	17
values[25]	338	1			T81	20		T714	2		T684	27
values[26]	310	1			T81	33		T714	9		T684	24
values[27]	289	1			T81	14		T714	5		T684	29
values[28]	319	1			T81	16		T714	9		T684	37
values[29]	280	1			T81	26		T714	11		T684	49
values[30]	247	1			T81	31		T714	22		T684	26
values[31]	282	1			T81	26		T714	10		T684	19
values[32]	217	1			T81	6		T714	13		T684	4
values[33]	258	1			T81	6		T714	5		T546	2
values[34]	274	1			T81	12		T714	7		T546	3
values[35]	224	1			T81	9		T714	1		T546	3
values[36]	272	1			T81	10		T714	2		T546	1
values[37]	306	1			T81	31		T714	4		T546	2
values[38]	296	1			T81	40		T714	6		T546	1
values[39]	292	1			T81	29		T714	3		T546	2
values[40]	228	1			T81	15		T714	5		T546	1
values[41]	160	1			T81	8		T714	14		T546	2
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values[44]	196	1			T81	17		T714	28		T546	3
values[45]	234	1			T81	16		T714	32		T546	2
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values[47]	191	1			T81	29		T714	27		T546	4
values[48]	148	1			T81	14		T714	21		T546	2
values[49]	162	1			T81	16		T714	11		T546	2
values[50]	177	1			T81	25		T714	1		T546	2
values[51]	190	1			T81	38		T546	1		T890	17
values[52]	209	1			T81	41		T546	1		T890	18
values[53]	199	1			T81	50		T546	2		T890	14
values[54]	142	1			T81	21		T546	2		T890	12
values[55]	175	1			T81	32		T546	5		T890	21
values[56]	159	1			T81	24		T546	2		T890	17
values[57]	124	1			T81	23		T546	5		T890	6
values[58]	126	1			T81	14		T546	3		T863	1
values[59]	130	1			T81	11		T546	2		T863	1
values[60]	130	1			T81	16		T546	2		T863	1
values[61]	151	1			T81	27		T546	3		T863	1
values[62]	158	1			T81	35		T546	3		T863	1
values[63]	105	1			T81	17		T546	2		T863	1
values[64]	102	1			T81	8		T546	2		T863	1
values[65]	107	1			T81	11		T546	2		T863	1
values[66]	105	1			T81	11		T546	3		T863	1
values[67]	114	1			T81	27		T546	2		T863	1
values[68]	140	1			T81	53		T546	3		T863	1
values[69]	111	1			T81	31		T546	2		T863	1
values[70]	90	1			T81	17		T546	4		T863	1
values[71]	75	1			T81	13		T546	2		T863	1
values[72]	74	1			T81	8		T546	1		T863	1
values[73]	77	1			T81	8		T546	1		T863	1
values[74]	83	1			T81	17		T546	2		T863	1
values[75]	93	1			T81	21		T546	4		T863	1
values[76]	95	1			T81	13		T546	2		T863	1
values[77]	103	1			T81	37		T546	1		T863	1
values[78]	91	1			T81	31		T546	2		T863	1
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values[80]	68	1			T81	4		T546	1		T863	1
values[81]	76	1			T81	4		T546	3		T863	1
values[82]	68	1			T81	6		T546	1		T863	1
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values[86]	82	1			T81	23		T546	1		T863	1
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values[189]	635	1			T863	4		T881	6		T875	2
values[190]	1361	1			T863	12		T881	33		T875	15
values[191]	3955	1			T863	139		T881	375		T875	190
values[192]	6476	1			T863	304		T881	670		T875	367